JPH0222473B2 - - Google Patents

Description

【発明の詳細な説明】 発明の対象 本発明は集積回路メモリに係り、特に入力デー
タを直接出力端子に出すためのバイパス回路を付
加した集積回路メモリに関するものである。

従来技術 第１図は従来の集積回路メモリのブロツク図
で、2ⁿワード×１ビツトのメモリセル１、アドレ
ス・デコーダ２、読出／書込回路３およびアンド
ゲート４などで構成される。これの動作を簡単に
説明すると、まず破線内の半導体メモリ全体を選
択するため、チツプセレクトをローレベルに
し、アドレスA₁〜A_oを印加すると、デコーダ２
を介しメモリセル１内の１ビツトが選択される。
この時、書込信号がハイレベルすなわち読出
し状態にあると、選択されたセルの読出／書込回
路３を介して出力端子DOに現われる。書込む場
合は、データ入力端子DIに書込みデータを与え、
WEをローレベルすなわち書込み状態にすると、
選択されたセルに読出／書込回路３を介して情報
が書込まれる。書込み後、をハイレベルにす
ると、その情報が出力端子DOに読み出される。
以上が高速のバイポーラ型メモリの一般的な動作
であり、通常の使用法では特に不都合は生じな
い。

ところで、コンピユータ・システムにおいて
は、処理の高速化のため、一般に主記憶装置の写
しを格納した高速バツフアトレージ（BS）を演
算処理装置内に設け、メモリ参照要求に対し、該
BSより所望の情報を得る方式がとられる。この
場合、BS内に所望の情報がないと、主記憶装置
からデータを転送し、それをBS内に書込む動作
を行うと同時に、該データを使いたいという要求
がある。しかし、第１図のメモリの動作として、
書込みと読出しを同時に実行することはできな
い。このため、第１図のメモリをBSとして使用
する場合、従来は第２図に示す構成としていた。

第２図は、第１図の半導体メモリを使用したバ
ツフアストレージ（BS）及び次段の読出しデー
タレジスタ部の一部のブロツク図である。本BS
２０は、第１図のメモリ１０をｍ個使つた2ⁿワー
ド×ｍビツト容量のメモリ装置である。このBS
２０からデータを読み出す時は、アドレスを印加
する事により、ｍ本の出力データ線DO１〜DOm
からデータが読出され、次段の読出しデータレジ
スタ部２１のバツフアデータレジスタ（BDR）
２２内に取り込まれる。BS２０内にデータを書
込む時は、読出し時と同様にアドレスを印加し、
ｍ本の入力データ線（DI１〜DIm）のデータを
BS内に書込む。一方、コンピユータが処理しよ
うとするデータは、BSの性質上、常にBS内にあ
るとは限らない。BS２０に所望のデータが無い
場合、主記憶装置からデータをBS２０内に転送
し、書込むと同時に、そのデータを次段の読出し
データレジスタ部２１に送り処理しなければなら
ない。第２図において、この経路がDI１〜DIm
からバツフアライトデータレジスタ（BWR）２
３であり、最終的には、BS２０からの読出しデ
ータと同じくBDR２２に入ることになる。

しかし、第２図の構成の欠点は、BS２０とし
て集積回路メモリの他にDI１〜DImからBWR２
３の経路を必要とするため、本質的に金物量が多
く、配線量が大となることである。特に読出しデ
ータレジスタ部２１をLSI化した場合、入力とし
てBS読出しデータと主記憶装置からの読出しデ
ータの両方の経路が必要になり、多数の入力ピン
を使用することになる。このため、LSIの内部ゲ
ート数対LSIの入出力ピン数の比（ゲート／ピン
比率）が低下する。一般に、高密度なLSIを実現
するためには、該ゲート／ピン比率を向上するこ
とが必要であり、この点から考えると、第２図の
構成はLSI化に向いていないといえる。

一方、配線の本数のみに着目すると、メモリ素
子の入力ピンと出力ピンを共通に使えば配線量は
大とはならない。この型のメモリは既にMOS型
の半導体メモリにはあるが、出力と入力が直接に
接続されているため、出力の負荷として入力負荷
容量も入る分、負荷が大となり、高速用には使え
ない。また、メモリからの出力が有効な時には、
入力信号を印加できない。

発明の目的 本発明の目的は、以上の如き従来の問題点を除
去するものであり、入力データをメモリ内に書込
むと同時に、メモリの出力側からもそのデータを
取り出して、あたかもメモリの読出しデータのつ
もりで利用できる効果、および入力容量が出力負
荷とならない効果を有する集積回路メモリを提供
することにある。

発明の総括的説明 この発明の特徴とするところは、メモリに入力
データを与えて書込み動作をさせる一方、その入
力データを論理回路を通して出力側から出力する
とともに、この時には、メモリセルからの信号は
出力側に出ないように制御するものである。

発明の実施例 第３図に本発明による集積回路メモリの一実施
例を示す。ここで、１０は第１図で説明したと同
じ2ⁿワード×１ビツトのメモリであるが、第１図
と異なる所は、論理回路４の他に論理回路５と６
と７が付加されたことである。論理回路４及び５
は、ローレベルを“１”とするNANDゲート、
６は入力に対し“１”又は“０”を作るバツフア
ゲート、７は極性反転用インバータである。ま
た、８は論理回路４及び５の出力を接続したもの
で、論理機能的にはハイレベルを“１”とする
ORゲート（ワイヤードオア）である。本メモリ
１０の基本的機能は第１図と同様であるので、そ
の説明は省略し、以下では本発明で付加された部
分を中心に説明する。

まず、信号がローレベル、信号がハイレ
ベルの時は読出し状態となり、この時、論理回路
４及び５はDSEL信号の状態如何で、どちらかの
回路が開かれる。例えば、DSEL信号がローレベ
ルでは、論理回路４が開かれ、メモリセル１の内
容が読出／書込回路３を通つてDO端子に出力と
して出てくる。これが通常の読出し動作である。
DSEL信号がハイレベルでは、論理回路５が開か
れ、DI端子の信号がDO端子に現れる。

次に信号がローレベル、信号もローレベ
ルでは、メモリ１は書込み状態となる。この場
合、まずDI端子の信号がメモリセル内に書込ま
れる。一方、がローレベルであるから、読出
し時の場合と同様に、DSEL信号の状態如何で、
DO端子にDI信号を取り出すか、メモリ１の内容
を取り出すかが決まる。DSEL信号がハイの場
合、論理回路５が開き、DO端子には入力信号が
そのまま取り出される。すなわち、書込み動作と
同時に、出力端子から現在書込んでいるデータが
出力される。

第４図は、本発明の第３図の半導体メモリをｍ
個使つたBSのブロツク図である。機能的には、
従来型メモリを使つた第２図と同様であるが、第
２図におけるBWR２３がなくなり、読出しデー
タレジスタ部２１に入るDIからのｍ本のデータ
線が不必要になつていることである。それに代つ
て、BS２０にはDSEL端子が１本追加されてい
る。

発明の効果 以上述べた如き構成であるから、本発明にあつ
ては次の如き効果を得る事が出来る。

(1) 入力データを出力側に側路する論理回路とそ
れを制御する制御信号を付加した事により、書
込み、読出し動作に無関係に入力データを出力
データとして同時に利用出来る。

(2) 入力と出力は論理回路で分離されているた
め、入力容量は出力の負荷とはならない。

(3) BSの読出しデータレジスタ部をLSI化した
場合、BSの読出し速度（アクセスタイム）の
低下をきたすこと無く、同LSIのゲート／ピン
比率を向上することが可能である。

【図面の簡単な説明】

第１図は従来の集積回路メモリのブロツク図、
第２図は第１図の集積回路メモリを使つたバツフ
アストレージ及び周辺のブロツク図、第３図は本
発明による集積回路メモリの一実施例のブロツク
図、第４図は本発明の集積回路メモリを使つたバ
ツフアストレージ及び周辺のブロツク図である。 １…メモリセル、２…デコーダ、３…読出／書
込回路、４，５，６，７…論理回路、８…ワイヤ
ードオア回路。

Claims (1)

【特許請求の範囲】
1. １ 書込み用データ入力端子と記憶回路と読出し
   用データ出力端子とを具備した集積回路メモリに
   おいて、前記書込み用データ入力端子と前記読出
   し用データ出力端子とを結ぶ論理回路と、前記論
   理回路を制御するための制御信号を印加する制御
   信号端子とを付加し、前記制御信号端子に印加す
   る制御信号の状態により、前記書込み用データ入
   力端子のデータを前記記憶回路に書込むと同時
   に、前記論理回路を通して前記読出し用データ出
   力端子にバイパスすることを特徴とする集積回路
   メモリ。