JPS6389961A - セマフォ回路 - Google Patents
セマフォ回路Info
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- JPS6389961A JPS6389961A JP62231999A JP23199987A JPS6389961A JP S6389961 A JPS6389961 A JP S6389961A JP 62231999 A JP62231999 A JP 62231999A JP 23199987 A JP23199987 A JP 23199987A JP S6389961 A JPS6389961 A JP S6389961A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕 ゛
本発明は一般に集積回路装置に関し、特には共有メモリ
セル用セマフォ（ｓｅｍａｐｈｏｒｅ ）に関する。
セル用セマフォ（ｓｅｍａｐｈｏｒｅ ）に関する。
例えば、バス、周辺機器、及び／またはメモリセルのよ
うなリソースを共有することが有益な場合がしばしばあ
る。しかし、特定の場合には、その使用に関して何らか
の制約を設けることが必要でもある。リソースの利用を
ｉ！ＩＪ限する１つの方法は、雑誌ｒＣｏｍｎ＋ｕｎｉ
ｃａｔｉｏｎｓ ｏｒ ＡＣＨ（ＡＣＨ通信）１１９６
８年５月５日発行、第１１巻、第３４１−３４６頁にデ
ィストラ（Ｅ、Ｎ、Ｄｙ５ｔｒａ）が述ヘテイる［ソフ
トウェア セマフォ］による方法である。
うなリソースを共有することが有益な場合がしばしばあ
る。しかし、特定の場合には、その使用に関して何らか
の制約を設けることが必要でもある。リソースの利用を
ｉ！ＩＪ限する１つの方法は、雑誌ｒＣｏｍｎ＋ｕｎｉ
ｃａｔｉｏｎｓ ｏｒ ＡＣＨ（ＡＣＨ通信）１１９６
８年５月５日発行、第１１巻、第３４１−３４６頁にデ
ィストラ（Ｅ、Ｎ、Ｄｙ５ｔｒａ）が述ヘテイる［ソフ
トウェア セマフォ］による方法である。
そのような（簡便な、２進法の）セマフォの一例として
、リソースを２つのプロセッサによって共有させ、リソ
ースへのアクセスは一時には１つのプロセッサにのみ制
限されることが望ましいような状況を想定してみよう。
、リソースを２つのプロセッサによって共有させ、リソ
ースへのアクセスは一時には１つのプロセッサにのみ制
限されることが望ましいような状況を想定してみよう。
メモリ中の特定のセル（位置）、それは両方のプロセッ
サによってアクセスできる（共有できる）ものであるが
、このセルをリソースへのアクセスを制御するように用
いるように選定することができる。リソースが使用され
ていない（使用可能）時にはそのメモリヒルに特定の数
値（例えば「０」）を記憶させておぎ、またリソースが
使用中（ビジィ）である時にはそのメモリセル中に別の
数（例えば「１」）を記憶させておく。プロセッサはリ
ソースの利用を許可する前に、以下のタクスを行うこと
を要求される。まず、そのプロセッサはそのメモリセル
から（そこに記憶されている数を得るために）「読出し
」することを要求される。第２に、プロセッサは読出し
た数を（その値が「０」であるか「１」であるか判断す
るために）「テスト」することを要求される。第３に、
テストの結果そのリソースが使用されていないことを示
していれば（読み取った数がｒＯＪならば）、プロセッ
サはメモリセル中へそのリソースが使用中であること（
「１」）を１書込む」ことを要求される。（もしテスト
の結果がリソースが使用中であることを示していれば（
読み取った数が「１」であれば）、プロセッサはそのリ
ソースが使用中でなくなるまで（読み取った数が「０」
になるまで）、読み出しとテストをつづ番ノるように要
求される。）最後に、プロセッサがぞのリソースの使用
を終了した時は、プロセッサはそのリソースがもはや使
用されていないこと（ｒＯＪ ’）をそのメモリセル中
に「書込むＪことを要求される。
サによってアクセスできる（共有できる）ものであるが
、このセルをリソースへのアクセスを制御するように用
いるように選定することができる。リソースが使用され
ていない（使用可能）時にはそのメモリヒルに特定の数
値（例えば「０」）を記憶させておぎ、またリソースが
使用中（ビジィ）である時にはそのメモリセル中に別の
数（例えば「１」）を記憶させておく。プロセッサはリ
ソースの利用を許可する前に、以下のタクスを行うこと
を要求される。まず、そのプロセッサはそのメモリセル
から（そこに記憶されている数を得るために）「読出し
」することを要求される。第２に、プロセッサは読出し
た数を（その値が「０」であるか「１」であるか判断す
るために）「テスト」することを要求される。第３に、
テストの結果そのリソースが使用されていないことを示
していれば（読み取った数がｒＯＪならば）、プロセッ
サはメモリセル中へそのリソースが使用中であること（
「１」）を１書込む」ことを要求される。（もしテスト
の結果がリソースが使用中であることを示していれば（
読み取った数が「１」であれば）、プロセッサはそのリ
ソースが使用中でなくなるまで（読み取った数が「０」
になるまで）、読み出しとテストをつづ番ノるように要
求される。）最後に、プロセッサがぞのリソースの使用
を終了した時は、プロセッサはそのリソースがもはや使
用されていないこと（ｒＯＪ ’）をそのメモリセル中
に「書込むＪことを要求される。
残念ながら、プロセッサの一方がメモリセルから（「０
」を）読出す時点と、そのプロセッサがメモリセル中に
（「１」を）書込む時点との間に時間間隔が生じる。こ
の時間間隔の間に、他のプロセッサはそのメモリセルか
ら読出しをして、そのリソースが使用されていなくて、
使用可能であると判断してしまう。この結果、両方のプ
ロセッサが同時にリソースを使用しようとする事態が生
起する。（この時間間隔はタスクの順序を逆にしてプロ
セッサがテストの前に書込みを行わせることによって短
縮できるが、これをなくすことはできない。） インテグレーテッド・デバイス・テクノロジー社のＩＤ
Ｔ７１３２．アドバンスト マイクロデバイス社のＡＭ
Ｄ２１３０、ヴアイタリック社の５１３２のような型の
メモリ装置は、２台のプロセッサによる共有使用に適し
ている。Ｉ Ｄ Ｔ、 ７１３２の装置は、装置の説明
のパンフレットによれば、２台のプロセッサが同時に同
じメモリセルを使用することを防ぐための回路［ｗＡ整
回路（ａｒｂｉｔｒａｔｉｏｎ ｃｉｒｃｕｉｔ ）
Ｊを採用しティる。この調整回路には「調整器（ａ、ｒ
ｂｉｔｒａｔｏｒ） Ｊ ト呼バレル回路が含まれてお
り、詳細には第１と第２のＮＯＲゲートである。第１の
ＮＯＲゲートへの入力の１つは第２のＮＯＲゲートの出
力に結合され、第２のＮＯＲゲートへの入力の１つは第
１のＮＯＲゲートの出力に結合されている。調整回、路
では、ＮＯＲゲートの発生する信号は、１対の［ビジィ
（ｂｕｓｙ） Ｊ信号（低レベルアクティブ）を発生さ
せるために用いられる。ビジィ信号は、２つのプロセッ
サの一方を持ち状態にし、他方のプロセッサをしてその
間にそのメモリセルの使用を行わせるために用いられる
。
」を）読出す時点と、そのプロセッサがメモリセル中に
（「１」を）書込む時点との間に時間間隔が生じる。こ
の時間間隔の間に、他のプロセッサはそのメモリセルか
ら読出しをして、そのリソースが使用されていなくて、
使用可能であると判断してしまう。この結果、両方のプ
ロセッサが同時にリソースを使用しようとする事態が生
起する。（この時間間隔はタスクの順序を逆にしてプロ
セッサがテストの前に書込みを行わせることによって短
縮できるが、これをなくすことはできない。） インテグレーテッド・デバイス・テクノロジー社のＩＤ
Ｔ７１３２．アドバンスト マイクロデバイス社のＡＭ
Ｄ２１３０、ヴアイタリック社の５１３２のような型の
メモリ装置は、２台のプロセッサによる共有使用に適し
ている。Ｉ Ｄ Ｔ、 ７１３２の装置は、装置の説明
のパンフレットによれば、２台のプロセッサが同時に同
じメモリセルを使用することを防ぐための回路［ｗＡ整
回路（ａｒｂｉｔｒａｔｉｏｎ ｃｉｒｃｕｉｔ ）
Ｊを採用しティる。この調整回路には「調整器（ａ、ｒ
ｂｉｔｒａｔｏｒ） Ｊ ト呼バレル回路が含まれてお
り、詳細には第１と第２のＮＯＲゲートである。第１の
ＮＯＲゲートへの入力の１つは第２のＮＯＲゲートの出
力に結合され、第２のＮＯＲゲートへの入力の１つは第
１のＮＯＲゲートの出力に結合されている。調整回、路
では、ＮＯＲゲートの発生する信号は、１対の［ビジィ
（ｂｕｓｙ） Ｊ信号（低レベルアクティブ）を発生さ
せるために用いられる。ビジィ信号は、２つのプロセッ
サの一方を持ち状態にし、他方のプロセッサをしてその
間にそのメモリセルの使用を行わせるために用いられる
。
残念なことに、上述のメモリ装置および／または調整回
路を用いることによっては、ソフトウェア セマフォに
関する上述の問題は解決しない。
路を用いることによっては、ソフトウェア セマフォに
関する上述の問題は解決しない。
また適正な動作のために、上述の調整回路は持ち能力を
もつプロセッサの使用を要求する。更に、上述のメモリ
装置および／または調整回路は単に同じメモリセルの同
時使用を防止するにすぎない。
もつプロセッサの使用を要求する。更に、上述のメモリ
装置および／または調整回路は単に同じメモリセルの同
時使用を防止するにすぎない。
いくつかの応用においては、一連のメモリセルの使用が
プロセッサによって中断されないこと、が要求される。
プロセッサによって中断されないこと、が要求される。
それらの応用のい（つかにおいては、タイミングが重要
である。例えば、いったんプロセッサが、一連のメモリ
セルからデータを読出してディスク上へデータの書込み
を開始し、あるいはディスクからデータを読出して一連
のメモリセル中ヘデータの書込みを開始してしまうと、
そのプロセッサを中断させないことが重要である（ディ
スクは持ってくれない）。
である。例えば、いったんプロセッサが、一連のメモリ
セルからデータを読出してディスク上へデータの書込み
を開始し、あるいはディスクからデータを読出して一連
のメモリセル中ヘデータの書込みを開始してしまうと、
そのプロセッサを中断させないことが重要である（ディ
スクは持ってくれない）。
他の応用では、不完全なデータおよび／またはエラーデ
ータの使用を防止するために、プロセッサによる一連の
メモリセルの使用を中断しないことが重要である。例え
ば、映像表示を考えて、マスタプロセッサが表示リスト
の形式で画像レイアウトを発生しており、スレーブプロ
セッサが表示リストを読んで、リストを解読し、表示バ
ッファ中にラスタ映像を発生しているとしよう。表示バ
ッファ中のラスタ映像が映像スクリーン上に発生すると
、表示バッファは消去される（高速度アニメーションを
得るために）。その結果、スレーブプロセッサは連続的
に表示バッファを更新しなければならない。スレーブプ
ロセッサが不完全な表示リストを用いることを防止する
ために、２つの表示リストが用いられ、各々別の一連の
メモリセル中に記憶される。表示バッファ中にラスタ映
像を発生するためにスレーブプロセッサが１つの表示バ
ッファを繰り返し用いている間に、マスクプロセッサは
他の表示リストを発生および／または更新する。
ータの使用を防止するために、プロセッサによる一連の
メモリセルの使用を中断しないことが重要である。例え
ば、映像表示を考えて、マスタプロセッサが表示リスト
の形式で画像レイアウトを発生しており、スレーブプロ
セッサが表示リストを読んで、リストを解読し、表示バ
ッファ中にラスタ映像を発生しているとしよう。表示バ
ッファ中のラスタ映像が映像スクリーン上に発生すると
、表示バッファは消去される（高速度アニメーションを
得るために）。その結果、スレーブプロセッサは連続的
に表示バッファを更新しなければならない。スレーブプ
ロセッサが不完全な表示リストを用いることを防止する
ために、２つの表示リストが用いられ、各々別の一連の
メモリセル中に記憶される。表示バッファ中にラスタ映
像を発生するためにスレーブプロセッサが１つの表示バ
ッファを繰り返し用いている間に、マスクプロセッサは
他の表示リストを発生および／または更新する。
従って、本発明の主なる目的は、リソースへのアクセス
を制限するために用いるのに有効な、明瞭なセマフォ回
路ないし、システムを得ることである。
を制限するために用いるのに有効な、明瞭なセマフォ回
路ないし、システムを得ることである。
本発明の別の目的は、持ち能力を有するプロセッサの使
用を要求しないセマフォ回路を得ることである。
用を要求しないセマフォ回路を得ることである。
本発明の別の目的は、他のセマフォ回路、マルチプレク
サ回路及びメモリセルと共に、すべてを単１の装置内に
集積するのに適したセマフォ回路を得ることである。
サ回路及びメモリセルと共に、すべてを単１の装置内に
集積するのに適したセマフォ回路を得ることである。
要約すれば、ここに述べる本発明の好適実施例は、一対
の記憶要素、記憶要素によって駆動される調整器、調整
器によって駆動される別の一対の記憶要素、を採用して
いる。調整器は第１及び第２のＮＯＲゲートを含んでい
る。第１のＮＯＲゲートの入力の１つは第２のＮＯＲゲ
ートの出力に結合され、第２のＮＯＲゲートの入力の１
つは第１のＮＯＲゲートの出力に結合されている。
の記憶要素、記憶要素によって駆動される調整器、調整
器によって駆動される別の一対の記憶要素、を採用して
いる。調整器は第１及び第２のＮＯＲゲートを含んでい
る。第１のＮＯＲゲートの入力の１つは第２のＮＯＲゲ
ートの出力に結合され、第２のＮＯＲゲートの入力の１
つは第１のＮＯＲゲートの出力に結合されている。
リソースへのアクセスを制限するのに有効な明瞭なセマ
フォを得ることが本発明の主たる特徴である。
フォを得ることが本発明の主たる特徴である。
本発明の別の特徴は、待ち能力を有するプロセッサの使
用を要求しないセマフォ回路を得ることができる点であ
る。
用を要求しないセマフォ回路を得ることができる点であ
る。
本発明の別の特長は、他のセマフォ回路、多重化回路及
びメモリセル等とともに、すべて１つの装置内に集積す
るのに適したセマフォ回路を得ることに適している点で
ある。
びメモリセル等とともに、すべて１つの装置内に集積す
るのに適したセマフォ回路を得ることに適している点で
ある。
本発明のこれら及び他の目的および特長は、以下の図面
を参照した詳細な説明を通して、当業者には明らかにな
るであろう。
を参照した詳細な説明を通して、当業者には明らかにな
るであろう。
本発明の好適実施例においては、８個の同様なセマフォ
回路、一対の同様なマルチプレクサ回路、２に×８のメ
モリセル、が含まれており、０ＭＯ８技術を用いてこれ
ら全部が１つの装置に集積化されている。セマフォ回路
の１つが第１図に詳細に、参照番号１０で示されている
。付加的なセマフォ回路が１２のブロックで示されてい
る。
回路、一対の同様なマルチプレクサ回路、２に×８のメ
モリセル、が含まれており、０ＭＯ８技術を用いてこれ
ら全部が１つの装置に集積化されている。セマフォ回路
の１つが第１図に詳細に、参照番号１０で示されている
。付加的なセマフォ回路が１２のブロックで示されてい
る。
マルチプレクサ回路は１つをブロック（ＭＵＸ）１４と
して示し、他方を１６として詳細に示されている。
して示し、他方を１６として詳細に示されている。
セマフォ回路１０は主要な部品として２０，２２．２４
．２６の４個の記憶要素と調整器２８を含んでいるよう
に示されている。記憶要素２０は、そのデータ入力（Ｄ
）をライン３０に、クロック入力をライン３２に、デー
タ出力（Ｙ）をライン３４にそれぞれ結合しである。同
様に、記憶要素２２は、そのデータ入力をライン４０に
、クロック入力をライン４２に、データ出力をライン４
４にそれぞれ結合しである。
．２６の４個の記憶要素と調整器２８を含んでいるよう
に示されている。記憶要素２０は、そのデータ入力（Ｄ
）をライン３０に、クロック入力をライン３２に、デー
タ出力（Ｙ）をライン３４にそれぞれ結合しである。同
様に、記憶要素２２は、そのデータ入力をライン４０に
、クロック入力をライン４２に、データ出力をライン４
４にそれぞれ結合しである。
ここに示された好適実施例においては、記憶要素２０．
２２は（低）レベル−トリガーのＤ型レジスタとして用
いられている。別の実施例では、一般に、７４７４と呼
ばれる型式のレジスタが用いられる。
２２は（低）レベル−トリガーのＤ型レジスタとして用
いられている。別の実施例では、一般に、７４７４と呼
ばれる型式のレジスタが用いられる。
調整器２８は一対の２入力ＮＯＲゲートを含み、それら
はそれぞれ５０．５２で示される。ＮＯＲゲート５０の
入力の１つはライン５６によってＮＯＲゲート５２の出
力に結合され、ＮＯＲゲート５２の入力の１つはライン
５４によってＮＯＲゲート５０の出力に結合されている
。ＮＯＲゲート５０の他の入力はうイン３４によって記
憶要素２０のデータ出力に結合されており、同様にＮＯ
Ｒゲート５２の他の入力はうイン４４によって記憶要素
２２のデータ出力に結合されている。
はそれぞれ５０．５２で示される。ＮＯＲゲート５０の
入力の１つはライン５６によってＮＯＲゲート５２の出
力に結合され、ＮＯＲゲート５２の入力の１つはライン
５４によってＮＯＲゲート５０の出力に結合されている
。ＮＯＲゲート５０の他の入力はうイン３４によって記
憶要素２０のデータ出力に結合されており、同様にＮＯ
Ｒゲート５２の他の入力はうイン４４によって記憶要素
２２のデータ出力に結合されている。
最後に、ＮＯＲゲート５０の出力は付加的にライン５４
によってインバータ６０の入力に結合され、インバータ
６０の出力はライン６４に結合されている。また、ＮＯ
Ｒゲート５２の出力は付加的にライン５６によってイン
バータ６６の入力に結合され、インバータ６６の出力は
ライン６８に結合されている。
によってインバータ６０の入力に結合され、インバータ
６０の出力はライン６４に結合されている。また、ＮＯ
Ｒゲート５２の出力は付加的にライン５６によってイン
バータ６６の入力に結合され、インバータ６６の出力は
ライン６８に結合されている。
記憶要素２４は、データ入力をライン６４に、クロック
入力をライン７０に、データ出力をライン７２にそれぞ
れ結合して構成されている。同様に、記憶要素２６はデ
ータ入力をライン６８に、クロック入力をライン７４に
、データ出力をライン７６にそれぞれ結合して構成され
ている。
入力をライン７０に、データ出力をライン７２にそれぞ
れ結合して構成されている。同様に、記憶要素２６はデ
ータ入力をライン６８に、クロック入力をライン７４に
、データ出力をライン７６にそれぞれ結合して構成され
ている。
ここに述べる好適実施例においては、記憶要素２４及び
２６はラッチとして用いられている。他の実施例におい
ては、一般に７４３７３として呼ばれている型式のラッ
チが用いられる。
２６はラッチとして用いられている。他の実施例におい
ては、一般に７４３７３として呼ばれている型式のラッ
チが用いられる。
既に述べたように、ブロック１２はセマフォ回路１０と
類似の付加的な７個のセマフォ回路を表わしている。ま
た既に示したように、ブロック１４はマルチプレクサ回
路１６と類似のマルチプレクサ回路を表わしている。
類似の付加的な７個のセマフォ回路を表わしている。ま
た既に示したように、ブロック１４はマルチプレクサ回
路１６と類似のマルチプレクサ回路を表わしている。
マルチプレクサ回路１６は、２入力負入力ＮＡＮＤゲー
ト（ＯＲゲート）１００．２入力負入力ＮＡＮＤゲート
（ＯＲゲート）１０２、及び３ライン対８ライン デコ
ーダ１０４を採用し、これらを用いて記憶要素２２のク
ロック入力を駆動するための信号を発生している。ＮＡ
ＮＤゲート１００は、そのゲート出力をライン４２によ
って記憶要素２２のクロック入力に結合し、ゲート入力
の１つをライン１１０に接続し、他のゲート入力をライ
ン１１２に接続して構成されている。
ト（ＯＲゲート）１００．２入力負入力ＮＡＮＤゲート
（ＯＲゲート）１０２、及び３ライン対８ライン デコ
ーダ１０４を採用し、これらを用いて記憶要素２２のク
ロック入力を駆動するための信号を発生している。ＮＡ
ＮＤゲート１００は、そのゲート出力をライン４２によ
って記憶要素２２のクロック入力に結合し、ゲート入力
の１つをライン１１０に接続し、他のゲート入力をライ
ン１１２に接続して構成されている。
ＮＡＮＤゲート１０２は、そのゲート出力をライン１１
０に結合し、２つのゲート入力の各々を１１４と１１８
の２本のラインの各１本によって２つのパッドの各１つ
にそれぞれ接続して外部で発生した２つのセマフォ回路
１０書込み駆動信号の各１つをそれぞれ受取るようにな
っている。特に、このゲートは読み／書き信号により駆
動され、（低レベルアクティブ）セマフォ信号によって
駆動される。８個のデコーダ１０４出力は、最低次出力
をライン１１２に、そして、最高次出力をライン１２０
にと、順次に接続しである。デコーダ１０４の３入力は
１２２，１２４，１２６で示した３本のラインの各１本
によって、３個のパッドの各１つに接続され、外部で発
生した３個のセマフォ回路１０アドレス信号の各１つを
受取るようになっている。
０に結合し、２つのゲート入力の各々を１１４と１１８
の２本のラインの各１本によって２つのパッドの各１つ
にそれぞれ接続して外部で発生した２つのセマフォ回路
１０書込み駆動信号の各１つをそれぞれ受取るようにな
っている。特に、このゲートは読み／書き信号により駆
動され、（低レベルアクティブ）セマフォ信号によって
駆動される。８個のデコーダ１０４出力は、最低次出力
をライン１１２に、そして、最高次出力をライン１２０
にと、順次に接続しである。デコーダ１０４の３入力は
１２２，１２４，１２６で示した３本のラインの各１本
によって、３個のパッドの各１つに接続され、外部で発
生した３個のセマフォ回路１０アドレス信号の各１つを
受取るようになっている。
記憶要素２６のクロック入力を駆動するための信号を発
生するために、マルチプレクサ１６は２入力負入力ＡＮ
Ｄゲート（ＮＯＲゲート）１３０を採用している。ゲー
ト１３０は、ゲート出力をライン７４によって記憶要素
２６のクロック入力に結合し、ゲート入力の１つをライ
ン１１８に結合し、そして、他のゲート入力をライン１
３２によってパッドに接続して、外部で発生した（低レ
ベルアクティブ）セマフォ回路１０出力駆動信号を受取
るようになっている。
生するために、マルチプレクサ１６は２入力負入力ＡＮ
Ｄゲート（ＮＯＲゲート）１３０を採用している。ゲー
ト１３０は、ゲート出力をライン７４によって記憶要素
２６のクロック入力に結合し、ゲート入力の１つをライ
ン１１８に結合し、そして、他のゲート入力をライン１
３２によってパッドに接続して、外部で発生した（低レ
ベルアクティブ）セマフォ回路１０出力駆動信号を受取
るようになっている。
バッファ１４０は、バッファ出力をライン４０によって
記憶要素２２のデータ入力に結合し、バッファ入力をラ
イン１４２によってパッドに接続して、外部で発生した
セマフォ回路１０人カデータ信号を記憶要素に結合する
ように構成されている。
記憶要素２２のデータ入力に結合し、バッファ入力をラ
イン１４２によってパッドに接続して、外部で発生した
セマフォ回路１０人カデータ信号を記憶要素に結合する
ように構成されている。
記憶要素２６のデータ出力に発生した信号をライン１４
２に接続されたパッドに結合するために、マルチプレク
サ１６は８ライン対１ライン マルチプレクサ（ＭＵＸ
）１５０，２ライン対１ライン マルチプレクサ（ＭＵ
Ｘ）１５２、及び、バッファ１５４を採用している。マ
ルチプレクサ１５０の８個のデータ入力は、最低次入力
をライン７６に、そして最高次入力をライン１６０にと
、順次に接続されている。マルチプレクサ１５０の３つ
の選択（制御）入力は３本のライン１２２゜１２４．１
２６の各１本に接続され、また、このマルチプレクサの
データ出力はライン１６２に接続されている。マルチプ
レクサ１５２は、そのデ一夕入力の１つをライン１６２
に、選択（制御）入力をライン１１８に、そしてデータ
出力をライン１６４にそれぞれ接続されている。マルチ
プレクサ１５２の他のデータ入力はライン１６６に接続
されて、メ干リセルによって発生した信号（図示されて
いない）を受信するようになっている。
２に接続されたパッドに結合するために、マルチプレク
サ１６は８ライン対１ライン マルチプレクサ（ＭＵＸ
）１５０，２ライン対１ライン マルチプレクサ（ＭＵ
Ｘ）１５２、及び、バッファ１５４を採用している。マ
ルチプレクサ１５０の８個のデータ入力は、最低次入力
をライン７６に、そして最高次入力をライン１６０にと
、順次に接続されている。マルチプレクサ１５０の３つ
の選択（制御）入力は３本のライン１２２゜１２４．１
２６の各１本に接続され、また、このマルチプレクサの
データ出力はライン１６２に接続されている。マルチプ
レクサ１５２は、そのデ一夕入力の１つをライン１６２
に、選択（制御）入力をライン１１８に、そしてデータ
出力をライン１６４にそれぞれ接続されている。マルチ
プレクサ１５２の他のデータ入力はライン１６６に接続
されて、メ干リセルによって発生した信号（図示されて
いない）を受信するようになっている。
最後に、バッファ１５４は、そのバッファ入力をライン
１６４に接続され、バッファ３状態出ツノ制御入力をラ
イン１３２に接続され、そして、バッファ出力をライン
１４２に接続されている。
１６４に接続され、バッファ３状態出ツノ制御入力をラ
イン１３２に接続され、そして、バッファ出力をライン
１４２に接続されている。
付加的に、レマフオ回路１２のために、マルチプレクサ
回路１６は別の２入力負入力ＮＡＮＤゲート（ＯＲゲー
ト）１７０、別の２入力対１入力マルチプレクサ（ＭＵ
Ｘ）１７４、及び、別のバッファ１７６を採用している
。ＮＡＮＤゲート１７０は、そのゲート出力をライン１
８０によって ゛セマフォ回路１２の対応する記憶
要素のクロック入力に結合され、ゲート入力の１つをラ
イン１１０に、そして、他のゲート入力をライン１２０
にそれぞれ接続されている。マルチプレクサ１７４は、
そのデータ入力の１つをライン１６２に、選択（制ｔ［
ｌ）入力をライン１１８に、データ出力をライン１８６
にそれぞれ接続されている。最後にバッファ１７６は、
そのバッファ入力をライン１８６に、バッファ３状態出
力制御入力をライン１３２に、そして、バッファ出力を
ライン１８８によってパッドにと、それぞれ接続されて
いる。
回路１６は別の２入力負入力ＮＡＮＤゲート（ＯＲゲー
ト）１７０、別の２入力対１入力マルチプレクサ（ＭＵ
Ｘ）１７４、及び、別のバッファ１７６を採用している
。ＮＡＮＤゲート１７０は、そのゲート出力をライン１
８０によって ゛セマフォ回路１２の対応する記憶
要素のクロック入力に結合され、ゲート入力の１つをラ
イン１１０に、そして、他のゲート入力をライン１２０
にそれぞれ接続されている。マルチプレクサ１７４は、
そのデータ入力の１つをライン１６２に、選択（制ｔ［
ｌ）入力をライン１１８に、データ出力をライン１８６
にそれぞれ接続されている。最後にバッファ１７６は、
そのバッファ入力をライン１８６に、バッファ３状態出
力制御入力をライン１３２に、そして、バッファ出力を
ライン１８８によってパッドにと、それぞれ接続されて
いる。
動作時には、プロセッサがリソースを使用することを許
容される前に、プロセッサは次のタスクを実行すること
が要求される。第１に、プロセッサは適当な記憶要素中
へ「０」を１書込む」ことを要求される。換言すると、
マルチプレクサ回路１６に結合されているプロセッサが
リソースを使用することを許可される前に、プロセッサ
はマルチプレクサ回路に接続されているパッド上に信号
を発生する必要があり、低論理レベル信号（ｒＯＪ）を
ライン４０上に発生させることを要求される。同時に、
プロセッサは信号を発生させることを要求され、すなわ
ちライン４２上に低論理レベルをもつ信号を発生させ、
かつ、ライン４４上に低論理レベル信号を発生させるこ
とを要求される。
容される前に、プロセッサは次のタスクを実行すること
が要求される。第１に、プロセッサは適当な記憶要素中
へ「０」を１書込む」ことを要求される。換言すると、
マルチプレクサ回路１６に結合されているプロセッサが
リソースを使用することを許可される前に、プロセッサ
はマルチプレクサ回路に接続されているパッド上に信号
を発生する必要があり、低論理レベル信号（ｒＯＪ）を
ライン４０上に発生させることを要求される。同時に、
プロセッサは信号を発生させることを要求され、すなわ
ちライン４２上に低論理レベルをもつ信号を発生させ、
かつ、ライン４４上に低論理レベル信号を発生させるこ
とを要求される。
第２に、プロセッサは適切な記憶要素から「読出す」こ
とを要求される。マルチプレクサ回路１６に結合された
プロセッサはマルチプレクサ回路に接続しているパッド
上に信号を発生させる必要があり、ライン１４２に接続
しているパッド上に記憶要素２６の状態を表わす信号を
発生させることを要求される。（そのようにすることに
おし）で、ライン７４上に低論理レベル信号が発せられ
、８己憶要素２６にライン６８上に発生した信号の状態
を記憶（ラッチ）させ、同様な状態の信号をライン７６
上に発生させる。他のプロセッサが同時にリソースを放
棄する場合に発生するように、読出し中に信号状態が変
化するのを阻止するためにライン６８上に発生した信号
状態を保存（ラッチ）することが必要である。） 第３に、プロセッサは読出した数を（その値が「０」で
あるか「１」であるか決定するために）、「テスト」す
ることを要求される。テストの結果、リソースが使用さ
れていないことが示されていれば（読出した数が「０」
であれば）、プロセッサは所望のとおりに長く、また所
望の回数だけそのリソースを自由に使用することができ
る。（もしテストの結果がリソースが使用中であること
を示していれば（読出した数が「１」であれば）、プロ
セッサはそのリソースが使用されなくなる（読出し数が
「０」になる）まで、読出しとテストを続行するように
要求される。ライン７４上に発生した信号状態が高レベ
ルになることを許容するように要求されない限り、書込
みを続行することは必要でない。） 最後に、プロセッサがそのリソースの用がすんだ時には
、プロセッサはリソースがもはや使用されていないこと
を示すために適切な記憶要素中に（「１」を）「書込む
」ことを要求される。マルチプレクサ回路１６に接続さ
れているプロセッサは、このマルチプレクサ回路に接続
したパッド上に信号を発生させることを要求されて、ラ
イン４０上に高論理レベル信号（ｒＩＪ）が発生される
。
とを要求される。マルチプレクサ回路１６に結合された
プロセッサはマルチプレクサ回路に接続しているパッド
上に信号を発生させる必要があり、ライン１４２に接続
しているパッド上に記憶要素２６の状態を表わす信号を
発生させることを要求される。（そのようにすることに
おし）で、ライン７４上に低論理レベル信号が発せられ
、８己憶要素２６にライン６８上に発生した信号の状態
を記憶（ラッチ）させ、同様な状態の信号をライン７６
上に発生させる。他のプロセッサが同時にリソースを放
棄する場合に発生するように、読出し中に信号状態が変
化するのを阻止するためにライン６８上に発生した信号
状態を保存（ラッチ）することが必要である。） 第３に、プロセッサは読出した数を（その値が「０」で
あるか「１」であるか決定するために）、「テスト」す
ることを要求される。テストの結果、リソースが使用さ
れていないことが示されていれば（読出した数が「０」
であれば）、プロセッサは所望のとおりに長く、また所
望の回数だけそのリソースを自由に使用することができ
る。（もしテストの結果がリソースが使用中であること
を示していれば（読出した数が「１」であれば）、プロ
セッサはそのリソースが使用されなくなる（読出し数が
「０」になる）まで、読出しとテストを続行するように
要求される。ライン７４上に発生した信号状態が高レベ
ルになることを許容するように要求されない限り、書込
みを続行することは必要でない。） 最後に、プロセッサがそのリソースの用がすんだ時には
、プロセッサはリソースがもはや使用されていないこと
を示すために適切な記憶要素中に（「１」を）「書込む
」ことを要求される。マルチプレクサ回路１６に接続さ
れているプロセッサは、このマルチプレクサ回路に接続
したパッド上に信号を発生させることを要求されて、ラ
イン４０上に高論理レベル信号（ｒＩＪ）が発生される
。
同時に、プロセッサは信号発生を要求されて、ライン４
２上に低論理レベル信号が発生される。
２上に低論理レベル信号が発生される。
上述の明細を読んだ後では、当業者にとっては、本発明
の基本思想に立脚して様々の変更や修正をなすことの可
能であることが明らかであろう。従って、特許請求の範
囲は本発明の範囲に含まれるべきそれらの変更ならびに
修正を含むように解釈されるべきである。
の基本思想に立脚して様々の変更や修正をなすことの可
能であることが明らかであろう。従って、特許請求の範
囲は本発明の範囲に含まれるべきそれらの変更ならびに
修正を含むように解釈されるべきである。
第１図は、本発明に従う好適実施例の概略的ブロック回
路図であって、８個のセマフォ回路とそれらに付随する
マルチプレクサ回路対を示している。 （参照符号） １０・・・・・・セマフォ回路 １２・・・・・・セマフォ回路 １４・・・・・・マルチプレクサ回路 １６・・・・・・マルチプレクサ回路 ２０．２２．２４．２６・・・・・・記憶要素２８・・
・・・・調整器 ３０．３２．３４・・・・・・ライン ４０．４２．４４・・・・・・ライン ５０．５２・・・・・・ＮＯＲゲート ５４．５６・・・・・・ライン ６０・・・・・・インバータ ６４・・・・・・ライン ６６・・・・・・インバータ ６８・・・・・・ライン ７０．７２，７４．７６・・・・・・ライン１００．１
０２・・・・・・ＮＡＮＤゲート１０４・・・・・・デ
コータ １１０．１１２・・・・・・ライン １１４．１１８・・・・・・ライン １２２．１２４．１２６・・・・・・ライン１３０・・
・・・・ＡＮＤゲート １３２・・・・・・ライン １４０・・・・・・バッファ １４２・・・・・・ライン １５０．１５２・・・・・・マルチプレクサ１５４・・
・・・・バッファ １６０．１６２，１６４．１６６・・・・・・ライン１
７０・・・・・・ＮＡＮＤゲート １７４・・・・・・マルチプレクサ １７６・・・・・・バッファ １８０・・・・・・ライン
路図であって、８個のセマフォ回路とそれらに付随する
マルチプレクサ回路対を示している。 （参照符号） １０・・・・・・セマフォ回路 １２・・・・・・セマフォ回路 １４・・・・・・マルチプレクサ回路 １６・・・・・・マルチプレクサ回路 ２０．２２．２４．２６・・・・・・記憶要素２８・・
・・・・調整器 ３０．３２．３４・・・・・・ライン ４０．４２．４４・・・・・・ライン ５０．５２・・・・・・ＮＯＲゲート ５４．５６・・・・・・ライン ６０・・・・・・インバータ ６４・・・・・・ライン ６６・・・・・・インバータ ６８・・・・・・ライン ７０．７２，７４．７６・・・・・・ライン１００．１
０２・・・・・・ＮＡＮＤゲート１０４・・・・・・デ
コータ １１０．１１２・・・・・・ライン １１４．１１８・・・・・・ライン １２２．１２４．１２６・・・・・・ライン１３０・・
・・・・ＡＮＤゲート １３２・・・・・・ライン １４０・・・・・・バッファ １４２・・・・・・ライン １５０．１５２・・・・・・マルチプレクサ１５４・・
・・・・バッファ １６０．１６２，１６４．１６６・・・・・・ライン１
７０・・・・・・ＮＡＮＤゲート １７４・・・・・・マルチプレクサ １７６・・・・・・バッファ １８０・・・・・・ライン
Claims (11)
- （１）リソースへのアクセスを制限するのに用いるため
のセマフォ回路であつて： データ入力、クロック入力及びデータ出力を有する第１
の記憶要素手段； データ入力、クロック入力及びデータ出力を有する第２
の記憶要素手段； 上記第１の記憶要素手段のデータ出力に結合された第１
の入力、上記第２の記憶要素手段のデータ出力に結合さ
れた第２の入力、第１の出力および第２の出力を有する
調整器手段； 第１の結合手段； 第２の結合手段； 上記第１の結合手段によつて上記調整器手段の第１デー
タ出力に結合されたデータ入力、クロック入力及びデー
タ出力を有する第３の記憶要素手段； 上記第２の結合手段によつて上記調整器手段の第２デー
タ出力に結合されたデータ入力、クロック入力及びデー
タ出力を有する第４の記憶要素手段； を組合せて成ることを特徴とする前記のセマフォ回路。 - （２）特許請求の範囲第１項記載のセマフォ回路であつ
て；上記第１及び上記第２の記憶要素手段がＤ型レジス
タを含んでいることを特徴とする前記セマフォ回路。 - （３）特許請求の範囲第１項記載のセマフォ回路であつ
て；上記調整器手段が、 上記第１の記憶要素手段のデータ出力に結合された第１
の入力、第２の入力、及び、上記第１の結合手段によつ
て上記第３の記憶要素手段のデータ入力に結合された出
力、を有する第１のＮＯＲゲート手段； 上記第２の記憶要素手段のデータ出力データに結合され
た第１の入力、上記第１のＮＯＲゲート手段のデータ出
力に結合された第２の入力、及び、上記第１のＮＯＲゲ
ート手段の第２入力に結合されるとともに、上記第２の
結合手段によつて上記第４の記憶手段のデータ入力にも
結合された出力、を有する第２のＮＯＲゲート手段； を含むことを特徴とする前記のセマフォ回路。 - （４）特許請求の範囲第１項記載のセマフォ回路であつ
て；上記第１の結合手段は、上記調整器手段の第１出力
に結合された入力と、上記第３の記憶要素手段のデータ
入力に結合された出力とを有するインバータを含み、か
つ、上記第２の結合し手段は、を上記調整器手段の第２
出力に結合された入力と、上記第４の記憶要素のデータ
入力に結合された出力とを有する別のインバータを含む
こと、を特徴とする前記のセマフォ回路。 - （５）特許請求の範囲第１項記載のセマフォ回路であつ
て、上記第３及び上記第４の記憶要素手段の各々がラッ
チを含むことを特徴とするセマフォ回路。 - （６）リソースへのアクセスを制限するために用いるた
めのセマフォ回路装置であつて；少なくとも２つのセマ
フォ回路の組合せから成り、該セマフォ回路の少なくと
も１つが、 データ入力、クロック入力及びデータ出力を有する第１
の記憶要素手段； データ入力、クロック入力及びデータ出力を有する第２
記憶要素手段； 上記第１の記憶要素手段のデータ出力に結合された第１
の入力、上記第２記憶要素手段のデータ出力に結合され
た第２の入力、第１の出力及び第２の出力、を有する調
整器手段； 第１の結合手段； 第２の結合手段； 上記第１の結合手段によつて上記調整器手段の第１デー
タ出力に結合されたデータ入力、クロック入力及びデー
タ出力を有する第３の記憶要素手段； 上記第２の結合手段によつて上記調整器手段の第２デー
タ出力に結合されたデータ入力、クロック入力及びデー
タ出力を有する第４の記憶要素手段； を含むようなすくなくとも２つのセマフォ回路、を組合
せて成るものであること、を特徴とする前記のセマフォ
回路装置。 - （７）特許請求の範囲第６項記載のセマフォ回路装置で
あつて、それぞれ上記セマフォ回路の各々に結合された
２つのマルチプレクサを含むことを特徴とする前記のセ
マフォ回路装置。 - （８）特許請求の範囲第７項記載のセマフォ回路装置で
あつて、上記マルチプレクサの少なくとも１つが外部で
発生したデータ信号を、上記セマフォ回路の１つの上記
第２記憶要素手段の上記データ入力に結合するための手
段を含むこと、を特徴とする前記セマフォ回路装置。 - （９）特許請求の範囲第７項記載のセマフォ回路装置で
あつて、上記マルチプレクサの少なくとも１つが選択手
段を含み、上記選択手段が少なくとも１つの外部発生ア
ドレス信号に応答して上記セマフォ回路の１つを選択す
るように動作するようになされていること、を特徴とす
る前記セマフォ回路装置。 - （１０）特許請求の範囲第９項記載のセマフォ回路装置
であつて、上記選択手段が上記セマフォ回路の１つの上
記第２の記憶要素手段の上記第２クロック入力に結合さ
れており、上記選択手段は更に、上記セマフォ回路の１
つが選ばれた時に、上記セマフォ回路の１つの上記第２
の記憶要素手段にクロック信号を与えるように動作する
こと、を特徴とする前記セマフォ回路装置。 - （１１）特許請求の範囲第９項記載のセマフォ回路装置
であつて、上記選択手段が上記セマフォ回路の１つの上
記第４の記憶要素手段の上記クロック入力に結合されて
おり、上記選択手段は更に、上記セマフォ回路の１つが
選ばれた時に上記セマフォ回路の上記１つの上記第４の
記憶要素手段へクロック信号を与えるように動作するこ
と、を特徴とする前記セマフォ回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US908302 | 1986-09-17 | ||
| US06/908,302 US4780822A (en) | 1986-09-17 | 1986-09-17 | Semaphore circuit for shared memory cells |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6389961A true JPS6389961A (ja) | 1988-04-20 |
| JPH0542028B2 JPH0542028B2 (ja) | 1993-06-25 |
Family
ID=25425556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62231999A Granted JPS6389961A (ja) | 1986-09-17 | 1987-09-16 | セマフォ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4780822A (ja) |
| EP (1) | EP0261497B1 (ja) |
| JP (1) | JPS6389961A (ja) |
| DE (1) | DE3786973T2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2749819B2 (ja) * | 1987-10-26 | 1998-05-13 | 松下電工株式会社 | 共有メモリ制御方式 |
| US4928222A (en) * | 1988-10-31 | 1990-05-22 | International Business Machines Corporation | Enhanced semaphore architecture |
| US5669002A (en) * | 1990-06-28 | 1997-09-16 | Digital Equipment Corp. | Multi-processor resource locking mechanism with a lock register corresponding to each resource stored in common memory |
| US5196906A (en) * | 1990-06-29 | 1993-03-23 | Tma Technologies, Inc. | Modular scatterometer with interchangeable scanning heads |
| US5261106A (en) * | 1991-12-13 | 1993-11-09 | S-Mos Systems, Inc. | Semaphore bypass |
| US5448714A (en) * | 1992-01-02 | 1995-09-05 | Integrated Device Technology, Inc. | Sequential-access and random-access dual-port memory buffer |
| WO1993024888A1 (en) * | 1992-05-22 | 1993-12-09 | Massachusetts Institute Of Technology | Response resolver for associative memories and parallel processors |
| US5440746A (en) * | 1992-11-06 | 1995-08-08 | Seiko Epson Corporation | System and method for synchronizing processors in a parallel processing environment |
| US5931923A (en) * | 1996-02-16 | 1999-08-03 | Advanced Micro Devices, Inc. | System for accessing control to a peripheral device utilizing a synchronization primitive within the peripheral device |
| US5869979A (en) * | 1996-04-05 | 1999-02-09 | Altera Corporation | Technique for preconditioning I/Os during reconfiguration |
| KR100302924B1 (ko) * | 1996-12-20 | 2001-09-22 | 포만 제프리 엘 | 데이터통신장치 |
| US6108756A (en) * | 1997-01-17 | 2000-08-22 | Integrated Device Technology, Inc. | Semaphore enhancement to allow bank selection of a shared resource memory device |
| US6212607B1 (en) | 1997-01-17 | 2001-04-03 | Integrated Device Technology, Inc. | Multi-ported memory architecture using single-ported RAM |
| FR2759472B1 (fr) * | 1997-02-12 | 1999-05-07 | Thomson Csf | Registre semaphore rapide a fonctionnement securise sans protocole de bus specifique |
| US6892258B1 (en) * | 2001-10-26 | 2005-05-10 | Lsi Logic Corporation | Hardware semaphores for a multi-processor system within a shared memory architecture |
| US9292533B2 (en) | 2010-06-08 | 2016-03-22 | Dell Products L.P. | Systems and methods for improving storage efficiency in an information handling system |
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| JPS50113316U (ja) * | 1974-02-25 | 1975-09-16 | ||
| JPS55150054A (en) * | 1979-05-11 | 1980-11-21 | Nissin Electric Co Ltd | Multi-computer system |
| JPS6194170A (ja) * | 1984-10-15 | 1986-05-13 | Oki Electric Ind Co Ltd | 同期形ア−ビタ回路 |
Family Cites Families (6)
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|---|---|---|---|---|
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| JPS52130246A (en) * | 1976-04-24 | 1977-11-01 | Fujitsu Ltd | Memory access control system |
| JPS547252A (en) * | 1977-06-20 | 1979-01-19 | Hitachi Ltd | Program control system |
| US4380798A (en) * | 1980-09-15 | 1983-04-19 | Motorola, Inc. | Semaphore register including ownership bits |
| JPS58140862A (ja) * | 1982-02-16 | 1983-08-20 | Toshiba Corp | 相互排他方式 |
| US4594657A (en) * | 1983-04-22 | 1986-06-10 | Motorola, Inc. | Semaphore for memory shared by two asynchronous microcomputers |
-
1986
- 1986-09-17 US US06/908,302 patent/US4780822A/en not_active Expired - Lifetime
-
1987
- 1987-09-08 DE DE87113134T patent/DE3786973T2/de not_active Expired - Lifetime
- 1987-09-08 EP EP87113134A patent/EP0261497B1/en not_active Expired - Lifetime
- 1987-09-16 JP JP62231999A patent/JPS6389961A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50113316U (ja) * | 1974-02-25 | 1975-09-16 | ||
| JPS55150054A (en) * | 1979-05-11 | 1980-11-21 | Nissin Electric Co Ltd | Multi-computer system |
| JPS6194170A (ja) * | 1984-10-15 | 1986-05-13 | Oki Electric Ind Co Ltd | 同期形ア−ビタ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0261497B1 (en) | 1993-08-11 |
| EP0261497A2 (en) | 1988-03-30 |
| DE3786973T2 (de) | 1994-03-10 |
| JPH0542028B2 (ja) | 1993-06-25 |
| US4780822A (en) | 1988-10-25 |
| DE3786973D1 (de) | 1993-09-16 |
| EP0261497A3 (en) | 1989-09-20 |
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|---|---|---|---|
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