JPH04322440A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04322440A JPH04322440A JP3090925A JP9092591A JPH04322440A JP H04322440 A JPH04322440 A JP H04322440A JP 3090925 A JP3090925 A JP 3090925A JP 9092591 A JP9092591 A JP 9092591A JP H04322440 A JPH04322440 A JP H04322440A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- signal
- reset
- circuit
- test mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims 2
- 238000012360 testing method Methods 0.000 claims abstract 6
- 239000000872 buffer Substances 0.000 claims abstract 4
- 238000012216 screening Methods 0.000 abstract 1
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にマイクロプロセッサのテスト・モード設定回路に関
する。
特にマイクロプロセッサのテスト・モード設定回路に関
する。
【０００２】
【従来の技術】従来、この種のマイクロプロセッサのリ
セット端子は、電源投入後の内部回路の初期化をする外
部リセット信号の入力に用いられ、通常システム・クロ
ックＳＣＫの数十倍の幅をもつパルスを入力することに
より、出力端子をハイ・インピーダンス状態にしたり、
または内部レジスタの初期化したりすることが可能とな
る。
セット端子は、電源投入後の内部回路の初期化をする外
部リセット信号の入力に用いられ、通常システム・クロ
ックＳＣＫの数十倍の幅をもつパルスを入力することに
より、出力端子をハイ・インピーダンス状態にしたり、
または内部レジスタの初期化したりすることが可能とな
る。
【０００３】図４はそのタイミング図で、外部リセット
信号ＲＳは通常リセット保持時間ＷＲＨと“Ｈ”レベル
のリセットパルス幅ＷＲａの二つの時間のタイミングが
規定されており、一般に外部リセットパルスＲＳの“Ｈ
”レベルの時間にＷＲａ中に出力端子はある一定レベル
（“Ｈ”、又は“Ｌ”）に固定されるか又はハイ・イン
ピーダンス状態になる。さらに、外部リセットパルスＲ
Ｓが“Ｈ”レベルから“Ｌ”レベルに立下がると、内部
の各レジスタは初期化される。
信号ＲＳは通常リセット保持時間ＷＲＨと“Ｈ”レベル
のリセットパルス幅ＷＲａの二つの時間のタイミングが
規定されており、一般に外部リセットパルスＲＳの“Ｈ
”レベルの時間にＷＲａ中に出力端子はある一定レベル
（“Ｈ”、又は“Ｌ”）に固定されるか又はハイ・イン
ピーダンス状態になる。さらに、外部リセットパルスＲ
Ｓが“Ｈ”レベルから“Ｌ”レベルに立下がると、内部
の各レジスタは初期化される。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
集積回路のリセット端子は、その性格上、電源投入時や
強制的にマイクロプロセッサの内部を初期化したい時に
用いられるため、他の機能端子の様に複数の機能を持つ
ことができず、通常動作においてレベルをノンアクティ
ブ“Ｌ”レベルに固定してしまわなければならず、他の
機能を持たせることができないという欠点があった。
集積回路のリセット端子は、その性格上、電源投入時や
強制的にマイクロプロセッサの内部を初期化したい時に
用いられるため、他の機能端子の様に複数の機能を持つ
ことができず、通常動作においてレベルをノンアクティ
ブ“Ｌ”レベルに固定してしまわなければならず、他の
機能を持たせることができないという欠点があった。
【０００５】本発明の目的は、パルス信号を印加するほ
かに内部回路のテスト端子としても使用できる半導体集
積回路を提供することにある。
かに内部回路のテスト端子としても使用できる半導体集
積回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
は、リセット端子の外部リセット信号を入力してその立
下りエッジを検出する回路と、その検出された信号を保
持するラッチ回路と、そのラッチ出力によって外部リセ
ット信号の入力を切換える第１のトライステートバッフ
ァと、前記外部リセット信号に入力されるパルス数をカ
ウントして、所定ビットでテスト・モード・トリガ信号
を出力するパルスカウンタとを含むテスト・モード設定
回路を有して構成されている。
は、リセット端子の外部リセット信号を入力してその立
下りエッジを検出する回路と、その検出された信号を保
持するラッチ回路と、そのラッチ出力によって外部リセ
ット信号の入力を切換える第１のトライステートバッフ
ァと、前記外部リセット信号に入力されるパルス数をカ
ウントして、所定ビットでテスト・モード・トリガ信号
を出力するパルスカウンタとを含むテスト・モード設定
回路を有して構成されている。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１の実施例を示すブロック図であ
る。１はマイクロプロセッサのリセット端子で２は立下
りエッジ検出回路で、リセット端子１から入力されるパ
ルスの立下りを検出する。立下り検出回路が、立下りを
検出するとラッチ３に情報を伝え保持すると共にトライ
ステートバッファ４，５の出力を制御する。トライステ
ートバッファ４はリセット信号７を出力し内部回路に伝
え、トライステートバッファ５はパルスカウンタ６に入
力信号を入力し、その出力するパルス信号をカウントし
てカウンタの値が最上位ビットまで達するとテスト・モ
ード・トリガ信号８を出力し内部のテスト回路へ伝達す
る。
る。図１は本発明の第１の実施例を示すブロック図であ
る。１はマイクロプロセッサのリセット端子で２は立下
りエッジ検出回路で、リセット端子１から入力されるパ
ルスの立下りを検出する。立下り検出回路が、立下りを
検出するとラッチ３に情報を伝え保持すると共にトライ
ステートバッファ４，５の出力を制御する。トライステ
ートバッファ４はリセット信号７を出力し内部回路に伝
え、トライステートバッファ５はパルスカウンタ６に入
力信号を入力し、その出力するパルス信号をカウントし
てカウンタの値が最上位ビットまで達するとテスト・モ
ード・トリガ信号８を出力し内部のテスト回路へ伝達す
る。
【０００８】次に図２を参照してその動作について説明
する。図２は各信号のタイミンク図で、マイクロプロセ
ッサ・システムにおいて先ずシステム全体の電源へ電圧
ＶＤを投入した後、マイクロプロセッサにクロックＳＣ
Ｋが入力され、続いてリセットパルスＳＲがリセット端
子ＴＲに入力されるとトライステートバッファ４を経由
してリセット信号７が内部に伝えられ、パルスカウンタ
６や他の内部回路が初期化される。
する。図２は各信号のタイミンク図で、マイクロプロセ
ッサ・システムにおいて先ずシステム全体の電源へ電圧
ＶＤを投入した後、マイクロプロセッサにクロックＳＣ
Ｋが入力され、続いてリセットパルスＳＲがリセット端
子ＴＲに入力されるとトライステートバッファ４を経由
してリセット信号７が内部に伝えられ、パルスカウンタ
６や他の内部回路が初期化される。
【０００９】パルス幅ＷＲの外部リセットパルスＳＲが
立下ると立下りエッジ検出回路２がエッジを検出してラ
ッチ３にデータが伝えられ、値“１”を保持する一方ト
ライステートバッファ４が閉じトライステートバッファ
５を開くよう制御する。するとリセットパルスＳＲに続
いて入力されるパルス１０がパルスカウンタ６に伝えら
れる。
立下ると立下りエッジ検出回路２がエッジを検出してラ
ッチ３にデータが伝えられ、値“１”を保持する一方ト
ライステートバッファ４が閉じトライステートバッファ
５を開くよう制御する。するとリセットパルスＳＲに続
いて入力されるパルス１０がパルスカウンタ６に伝えら
れる。
【００１０】パルスカウンタ６はそのパルス数をカウン
トし値が最上位ビットに達するとテスト・モード・トリ
ガが信号８を出力し、内部のテスト回路に伝える。この
ときパルスカウンタ６のビット数は任意であるが、あま
り小さい値であると、リセット端子ＴＲのノイズによっ
てテスト回路を駆動するような誤動作が生じるのである
程度多くすることが必要である。
トし値が最上位ビットに達するとテスト・モード・トリ
ガが信号８を出力し、内部のテスト回路に伝える。この
ときパルスカウンタ６のビット数は任意であるが、あま
り小さい値であると、リセット端子ＴＲのノイズによっ
てテスト回路を駆動するような誤動作が生じるのである
程度多くすることが必要である。
【００１１】図３は本発明の第２の実施例を示すブロッ
ク図である。本実施例ではパルスカウンタ８ａの適当な
ビット位置にパルスカウンタ６ａの値がインクリメント
されたとき各々“１”を出力するようなテスト・モード
・トリガ信号８ａを複数個出力し各々別々のテスト回路
にそれぞれ接続されている。
ク図である。本実施例ではパルスカウンタ８ａの適当な
ビット位置にパルスカウンタ６ａの値がインクリメント
されたとき各々“１”を出力するようなテスト・モード
・トリガ信号８ａを複数個出力し各々別々のテスト回路
にそれぞれ接続されている。
【００１２】この発生部ではパルスカウンタ６ａへの入
力パルス数を制御することによって内部の複数のテスト
回路を駆動できるため、故障部分の検出をより的確に行
なえるという利点がある。
力パルス数を制御することによって内部の複数のテスト
回路を駆動できるため、故障部分の検出をより的確に行
なえるという利点がある。
【００１３】
【発明の効果】以上説明したように本発明は、リセット
端子内部回路にリセットパルスとその後に続くパルスを
判別しそのパルスをカウントしその数によってテスト回
路へのトリガ信号として用いることにより、通常初期化
のみに用いられていたリセット端子をテスト・モード・
トリガ用端子として使えるので、端子数の節約となり、
ＩＣテスターで簡単にテスト・モードを設定できるばか
りでなく、パルスカウンタはシステムクロックと非同期
で動作するので、クロックドＢＴ試験時にリセット端子
にリセットパルス入力後にパルスを入力することによっ
て簡単に内部回路のテストが可能となり、かつリセット
端子への入力パルスの精度が必要なく現行のクロックド
ＢＴ試験装置を用いてダイナミックＢＴ試験並のスクリ
ーニングも可能となる効果がある。
端子内部回路にリセットパルスとその後に続くパルスを
判別しそのパルスをカウントしその数によってテスト回
路へのトリガ信号として用いることにより、通常初期化
のみに用いられていたリセット端子をテスト・モード・
トリガ用端子として使えるので、端子数の節約となり、
ＩＣテスターで簡単にテスト・モードを設定できるばか
りでなく、パルスカウンタはシステムクロックと非同期
で動作するので、クロックドＢＴ試験時にリセット端子
にリセットパルス入力後にパルスを入力することによっ
て簡単に内部回路のテストが可能となり、かつリセット
端子への入力パルスの精度が必要なく現行のクロックド
ＢＴ試験装置を用いてダイナミックＢＴ試験並のスクリ
ーニングも可能となる効果がある。
【図１】本発明の第１の実施例のブロック図である。
【図２】図１のブロックの動作を説明するための各信号
のタイミング図である。
のタイミング図である。
【図３】本発明の第２の実施例のブロック図である。
【図４】従来の半導体集積回路の一例を説明するための
各信号のタイミング図である。
各信号のタイミング図である。
１，２ 立下りエッジ検出回路
３ ラッチ回路
４，５ トライステートバッファ６，６ａ
パルスカウンタ ７ 内部リセット信号 ８，８ａ テスト・モード・トリガ信号９，９ａ
リセットパルス １０ パルスカウンタへの入力パルスＳＲ
外部リセット信号 ＳＣＫ クロック信号 ＷＲ リセットパルス幅
パルスカウンタ ７ 内部リセット信号 ８，８ａ テスト・モード・トリガ信号９，９ａ
リセットパルス １０ パルスカウンタへの入力パルスＳＲ
外部リセット信号 ＳＣＫ クロック信号 ＷＲ リセットパルス幅
Claims (1)
- 【請求項１】リセット端子の外部リセット信号を入力し
てその立下りエッジを検出する回路と、その検出された
信号を保持するラッチ回路と、そのラッチ出力によって
外部リセット信号の入力を切換える第１のトライステー
トバッファと、前記外部リセット信号に入力されるパル
ス数をカウントして、所定ビットでテスト・モード・ト
リガ信号を出力するパルスカウンタとを含むテスト・モ
ード設定回路を有することを特徴とする半導体集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3090925A JPH04322440A (ja) | 1991-04-23 | 1991-04-23 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3090925A JPH04322440A (ja) | 1991-04-23 | 1991-04-23 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04322440A true JPH04322440A (ja) | 1992-11-12 |
Family
ID=14012013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3090925A Pending JPH04322440A (ja) | 1991-04-23 | 1991-04-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04322440A (ja) |
-
1991
- 1991-04-23 JP JP3090925A patent/JPH04322440A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990629 |