JPH0432245A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0432245A JPH0432245A JP13940590A JP13940590A JPH0432245A JP H0432245 A JPH0432245 A JP H0432245A JP 13940590 A JP13940590 A JP 13940590A JP 13940590 A JP13940590 A JP 13940590A JP H0432245 A JPH0432245 A JP H0432245A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に係り、特に半導体
装置における微細な各素子間を分離する方法に関するも
のである。
装置における微細な各素子間を分離する方法に関するも
のである。
第２図（ａ）〜（Ｃ）はＭＯ８型半導体装置の素子分離
に一般的に用いられているｌ−レンチ法を示す工程断面
図である。この図において、１はＰ型シリコン基板、２
はこのＰ型シリコン基板１上に形成された下層シリコン
酸化膜、３はさらにその上に形成されたシリコン窒化膜
、４はこのシリコン窒化膜３上に形成された上層シリコ
ン酸化膜である。５はボロンがイオン注入されたボロン
注入領域、６は前記Ｐ型シリコン基板１に形成された素
子分離のための領域（トレンチ） ７は分離酸化膜とな
るシリコン酸化膜、８はチャネル力・ソト用の２１層で
ある（ ｒＴＲＥＮｃＴ（ｌ５ＯＬＡＴＩＯＮ ＷＩＴ
）１ＢＯＲＯＮ ＩＭＰＬＡＮＴＥＤ ５ＩＤＥ−
ＷＡＬＬＳ ＦＯＲＣ０ＮＴＲ０Ｌ１．ＩＮＧＮ人Ｒ
ＲＯＷ−ＷＩＤＴＨＥＦＦＥＣＴ ＯＦ ｎ−ＭＯ
Ｓ Ｔｔ（ＲＥＳＨＯＬＤ ＶＯＬＴ人ＧＥＳＪ
１９８５ ＳＹＭＰＯＳＩＵＭ ＯＮ ＶＬＳ
Ｉ ＴＥＣ）ＩＮＯＬＯＧＹ ｐ、５８〜５９参照
）。
に一般的に用いられているｌ−レンチ法を示す工程断面
図である。この図において、１はＰ型シリコン基板、２
はこのＰ型シリコン基板１上に形成された下層シリコン
酸化膜、３はさらにその上に形成されたシリコン窒化膜
、４はこのシリコン窒化膜３上に形成された上層シリコ
ン酸化膜である。５はボロンがイオン注入されたボロン
注入領域、６は前記Ｐ型シリコン基板１に形成された素
子分離のための領域（トレンチ） ７は分離酸化膜とな
るシリコン酸化膜、８はチャネル力・ソト用の２１層で
ある（ ｒＴＲＥＮｃＴ（ｌ５ＯＬＡＴＩＯＮ ＷＩＴ
）１ＢＯＲＯＮ ＩＭＰＬＡＮＴＥＤ ５ＩＤＥ−
ＷＡＬＬＳ ＦＯＲＣ０ＮＴＲ０Ｌ１．ＩＮＧＮ人Ｒ
ＲＯＷ−ＷＩＤＴＨＥＦＦＥＣＴ ＯＦ ｎ−ＭＯ
Ｓ Ｔｔ（ＲＥＳＨＯＬＤ ＶＯＬＴ人ＧＥＳＪ
１９８５ ＳＹＭＰＯＳＩＵＭ ＯＮ ＶＬＳ
Ｉ ＴＥＣ）ＩＮＯＬＯＧＹ ｐ、５８〜５９参照
）。
ＤＲＡＭやＳＲＡＭに代表されるメモリ装置において、
メモリセル部には微細化が容易で高い駆動能力を持つＮ
チャネルトランジスタが利用されることは一般的であり
、また、メモリ容量の大規模化に伴い微細な素子分離が
要求されている。そこで、ここではＮチャネルトランジ
スタ用の微細な素子分離法について説明する。
メモリセル部には微細化が容易で高い駆動能力を持つＮ
チャネルトランジスタが利用されることは一般的であり
、また、メモリ容量の大規模化に伴い微細な素子分離が
要求されている。そこで、ここではＮチャネルトランジ
スタ用の微細な素子分離法について説明する。
第２図において、Ｐ型シリコン基板１を熱酸化すること
により下層シリコン酸化膜２を形成する。
により下層シリコン酸化膜２を形成する。
その上にＣＶ Ｄ （ＣｈｅＬＩＩｉｃａｌ Ｖａｐｏ
ｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法にてシリコン窒化膜３
および上層シリコン酸化膜４を堆積する（第２図（ａ）
）。次に、周知のフォトリソグラフィー法にて分離すべ
き領域のみのし・シストを除去したレジストパターン（
図示せず）をマスクとして反応性異方性エツチングを行
い、上層シリコン酸化膜４．シリコン窒化膜３゜下層シ
リコン酸化膜２を除去した後、シリコン異方性エツチン
グによりＰ型シリコン基板１の所望の位置にトレンチ６
を形成する。
ｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法にてシリコン窒化膜３
および上層シリコン酸化膜４を堆積する（第２図（ａ）
）。次に、周知のフォトリソグラフィー法にて分離すべ
き領域のみのし・シストを除去したレジストパターン（
図示せず）をマスクとして反応性異方性エツチングを行
い、上層シリコン酸化膜４．シリコン窒化膜３゜下層シ
リコン酸化膜２を除去した後、シリコン異方性エツチン
グによりＰ型シリコン基板１の所望の位置にトレンチ６
を形成する。
そして、上層シリコン酸化膜４をマスクとして、セルフ
ァラインによりチャネルカットのためのボロンイオンを
トレンチ６の内壁全域に注入し、ボロン注入領域５を形
成する。この時、ボロンイオンの注入は、トレンチ６の
内壁全域にボロンが注入されるように、Ｐ型シリコン基
板１の位置をかえて多数回に別けて注入するか、または
回転注入を行う（第２図（ｂ））。
ァラインによりチャネルカットのためのボロンイオンを
トレンチ６の内壁全域に注入し、ボロン注入領域５を形
成する。この時、ボロンイオンの注入は、トレンチ６の
内壁全域にボロンが注入されるように、Ｐ型シリコン基
板１の位置をかえて多数回に別けて注入するか、または
回転注入を行う（第２図（ｂ））。
上記ボロンイオンの注入により、１−Ｌ−ンチ６の内壁
に素子間のチャネルカット用のＰ＋層８を形成した後、
ＣＶＤ法により分離酸化膜となるシリコン酸化膜７を堆
積する。その後、Ｐ型シリコン基板１の表面上にあるシ
リコン酸化膜７．上層シリコン酸化膜４．シリコン窒化
膜３．下層シリコン酸化膜２をエッチバックにて除去す
ることにより、トレンチ６内に選択的にシリコン酸化膜
７を埋め込む。以上にて素子分離が完成する（第２図（
Ｃ））。
に素子間のチャネルカット用のＰ＋層８を形成した後、
ＣＶＤ法により分離酸化膜となるシリコン酸化膜７を堆
積する。その後、Ｐ型シリコン基板１の表面上にあるシ
リコン酸化膜７．上層シリコン酸化膜４．シリコン窒化
膜３．下層シリコン酸化膜２をエッチバックにて除去す
ることにより、トレンチ６内に選択的にシリコン酸化膜
７を埋め込む。以上にて素子分離が完成する（第２図（
Ｃ））。
上記のような従来の方法によって素子分離構造を作る場
合、トレンチ６の内壁全域にチャネルカットのための不
純物（上述の場合ボロン）が均一に注入されてしまうた
め、形成されたチャネルカット用のＰ＋層８のボロンが
後工程の熱処理により活性領域にしみ出し、しきい値電
圧（■。）が高くなる、いわゆる狭チャネル効果を顕著
に起こしていた。
合、トレンチ６の内壁全域にチャネルカットのための不
純物（上述の場合ボロン）が均一に注入されてしまうた
め、形成されたチャネルカット用のＰ＋層８のボロンが
後工程の熱処理により活性領域にしみ出し、しきい値電
圧（■。）が高くなる、いわゆる狭チャネル効果を顕著
に起こしていた。
また、この方法ではシリコノ酸化膜７をＰ型シリコン基
板１表面と同一になるまでエッチバックするため、次工
程（例えばゲート形成工程）で、デー１−酸化膜形成以
前に行われるフッ酸等によるＰ型シリコン基板１表面の
自然酸化膜除去時にシリコン酸化膜７の表面近傍がエツ
チングされてしまう。これによって、トレンチ６の内壁
の上層部分にＰ＋層８が露出してしまう。ＭＯ８Ｉ−ラ
ンジスタをこのような素子分離法で分離すると、ケト下
のトレンチ６の内壁に露出しなＰ＋層８をパスとした素
子間のリークを起こしやすく、いわゆるハンプ現象とい
われるリークが発生する原因となっている。
板１表面と同一になるまでエッチバックするため、次工
程（例えばゲート形成工程）で、デー１−酸化膜形成以
前に行われるフッ酸等によるＰ型シリコン基板１表面の
自然酸化膜除去時にシリコン酸化膜７の表面近傍がエツ
チングされてしまう。これによって、トレンチ６の内壁
の上層部分にＰ＋層８が露出してしまう。ＭＯ８Ｉ−ラ
ンジスタをこのような素子分離法で分離すると、ケト下
のトレンチ６の内壁に露出しなＰ＋層８をパスとした素
子間のリークを起こしやすく、いわゆるハンプ現象とい
われるリークが発生する原因となっている。
この発明は、上記のような従来の問題点を解消するため
になされたもので、素子間のリークのない半導体装置の
製造方法を得ることを目的とするものである。
になされたもので、素子間のリークのない半導体装置の
製造方法を得ることを目的とするものである。
この発明に係る半導体装置の製造方法は、第１導電型の
半導体基板またはウェルに素子分離用のトレンチを形成
し、このトレンチの底部に第１導電型の不純物が混入し
た絶縁膜を残す工程、トレンチ内の側面に第１導電型の
不純物をイオン注入した後、熱処理してトレンチの底部
の不純物を拡散する工程、トレンチを含む全面に不純物
を含まない絶縁膜を堆積する工程、トレンチ部分のみに
突出した状態で不純物を含まない絶縁膜を残すようにエ
ツチングする工程により素子間分離を行うものである。
半導体基板またはウェルに素子分離用のトレンチを形成
し、このトレンチの底部に第１導電型の不純物が混入し
た絶縁膜を残す工程、トレンチ内の側面に第１導電型の
不純物をイオン注入した後、熱処理してトレンチの底部
の不純物を拡散する工程、トレンチを含む全面に不純物
を含まない絶縁膜を堆積する工程、トレンチ部分のみに
突出した状態で不純物を含まない絶縁膜を残すようにエ
ツチングする工程により素子間分離を行うものである。
この発明においては、トレンチ底周辺を中心にチャネル
カット用の不純物濃度を濃くすることができ、一方、活
性領域に悪影響を与えるトレンチ側壁部のチャネルカッ
ト用の不純物濃度は、注入量によって任意に制御する乙
とができ、リークと狭チャネル効果を抑制することがで
きる。また、分離酸化膜をシリコン基板表面よりも突起
した状態で形成することにより、トレンチ上面の分離酸
化膜のえぐれを防ぎ、素子間分離特性の悪化を防止する
ことができる。
カット用の不純物濃度を濃くすることができ、一方、活
性領域に悪影響を与えるトレンチ側壁部のチャネルカッ
ト用の不純物濃度は、注入量によって任意に制御する乙
とができ、リークと狭チャネル効果を抑制することがで
きる。また、分離酸化膜をシリコン基板表面よりも突起
した状態で形成することにより、トレンチ上面の分離酸
化膜のえぐれを防ぎ、素子間分離特性の悪化を防止する
ことができる。
以下、この発明の一実施例を図面に基づいて説明する。
第１図（ａ）へ（Ｃ）はこの発明の素子分離法の製造フ
ローを示す断面図である。第】図において、１はＰ型シ
リコン基板、２は下層シリコン酸化膜、３はシリコン窒
化膜、４は上層シリコン酸化膜、５はボロンがイオン注
入されたボロン注入領域、６はシリコンが除去された素
子分離のための領域（１−Ｌ・ンヂ）、７は分離酸化膜
（シリコン酸化膜） ８はチャネル力・ソト用のＰ＋層
、９は不純物混入の酸化膜（例えばＢＳＧ：ボロンシリ
ケートガラス）である。
ローを示す断面図である。第】図において、１はＰ型シ
リコン基板、２は下層シリコン酸化膜、３はシリコン窒
化膜、４は上層シリコン酸化膜、５はボロンがイオン注
入されたボロン注入領域、６はシリコンが除去された素
子分離のための領域（１−Ｌ・ンヂ）、７は分離酸化膜
（シリコン酸化膜） ８はチャネル力・ソト用のＰ＋層
、９は不純物混入の酸化膜（例えばＢＳＧ：ボロンシリ
ケートガラス）である。
次に、製造方法について説明する。
まず、Ｐ型シリコン基板１を熱酸化することにより下層
シリコン酸化膜２を形成する。その上にＣＶＤ法にてシ
リコン窒化膜３および上層シリコン酸化膜４を堆積する
（第１図（ａ））。次に、周知のフォトリソグラフィー
法により、分離すべき領域のみのレジス１−を除去した
レジストバタン（図示せず）をマスクとして反応性異方
性エツチングを行い、上層シリコン酸化膜４．シリコン
窒化膜３．下層シリコン酸化膜２を順次除去し、ここで
、マスクどして使用したレジス）・パター ンを酸素プ
ラズマ法にて除去する。次に、上層シリコン酸化膜４．
シリコン窒化膜３．下層シリコンＭ（［１２をマスクと
してシリコン異方性エツチングによりＰ型シリコン基板
１の所望の位置にト１−・ンチ６を形成する。次いで、
不純物（ボロン）が混入している酸化膜（ＢＳＧ）を全
面に堆積し、■・レンチ６内にも埋め込む。次に、酸化
膜エッチバックによって上層シリコノ酸化膜４．不純物
が混入した酸化膜（ＢＳＧ）の一部を除去し、トレンチ
６の底部にのみ酸化膜（ＢＳＧ）９を選択的に残す。こ
の場合、エッチバックは上層シリコシ酸化膜４とシリコ
ン窒化膜３とのエツチング速度比を大きくすることで、
シリコン窒化ｙ、３を酸化膜エツチングのストッパーと
する（第１図（ｂ））この時、ＢＳＧ９の堆積温度は４
００℃近傍と低く、かつその後の熱処理が少ないので、
トレンチ６内の側壁にはほとんどボロンが拡散されてい
ない。このため、）・レンチ６内の側壁のボロンイオン
注入を、Ｐ型シリコン基板１を斜めにし、回転しながら
行う。ボロン注入量は、活性領域に悪影響を与えない程
度とし、チャネルカッ１−の補強の目的で用いる。
シリコン酸化膜２を形成する。その上にＣＶＤ法にてシ
リコン窒化膜３および上層シリコン酸化膜４を堆積する
（第１図（ａ））。次に、周知のフォトリソグラフィー
法により、分離すべき領域のみのレジス１−を除去した
レジストバタン（図示せず）をマスクとして反応性異方
性エツチングを行い、上層シリコン酸化膜４．シリコン
窒化膜３．下層シリコン酸化膜２を順次除去し、ここで
、マスクどして使用したレジス）・パター ンを酸素プ
ラズマ法にて除去する。次に、上層シリコン酸化膜４．
シリコン窒化膜３．下層シリコンＭ（［１２をマスクと
してシリコン異方性エツチングによりＰ型シリコン基板
１の所望の位置にト１−・ンチ６を形成する。次いで、
不純物（ボロン）が混入している酸化膜（ＢＳＧ）を全
面に堆積し、■・レンチ６内にも埋め込む。次に、酸化
膜エッチバックによって上層シリコノ酸化膜４．不純物
が混入した酸化膜（ＢＳＧ）の一部を除去し、トレンチ
６の底部にのみ酸化膜（ＢＳＧ）９を選択的に残す。こ
の場合、エッチバックは上層シリコシ酸化膜４とシリコ
ン窒化膜３とのエツチング速度比を大きくすることで、
シリコン窒化ｙ、３を酸化膜エツチングのストッパーと
する（第１図（ｂ））この時、ＢＳＧ９の堆積温度は４
００℃近傍と低く、かつその後の熱処理が少ないので、
トレンチ６内の側壁にはほとんどボロンが拡散されてい
ない。このため、）・レンチ６内の側壁のボロンイオン
注入を、Ｐ型シリコン基板１を斜めにし、回転しながら
行う。ボロン注入量は、活性領域に悪影響を与えない程
度とし、チャネルカッ１−の補強の目的で用いる。
次いで、トｔ・フチ６内にＣＶＤ法によってアンド−ピ
ングのシリコン酸化膜７を全面に堆積する。
ングのシリコン酸化膜７を全面に堆積する。
その後、ＢＳＧ９およびボロン注入領域５の活性化なら
びに拡散の目的で熱処理を行う。これによってチャネ／
Ｌ、力・ツト用のＰ４層８を形成する。次に、シリコン
窒化膜３の面までシリコン酸化膜７をエッチバックする
。次いで、選択的にシリコン窒化膜３のみ工・７ヂング
する。その後、Ｐ型シリコン基板１表面が露出するまで
下層シリコン酸化膜２をエツチングすると、シリコン酸
化＃ｉ７が第１図（ｃ）のように１−レンチ６の上面に
突出した状態に形成される。
びに拡散の目的で熱処理を行う。これによってチャネ／
Ｌ、力・ツト用のＰ４層８を形成する。次に、シリコン
窒化膜３の面までシリコン酸化膜７をエッチバックする
。次いで、選択的にシリコン窒化膜３のみ工・７ヂング
する。その後、Ｐ型シリコン基板１表面が露出するまで
下層シリコン酸化膜２をエツチングすると、シリコン酸
化＃ｉ７が第１図（ｃ）のように１−レンチ６の上面に
突出した状態に形成される。
なお、上記実施例ではシリコシ窒化膜３を用いているが
、これは多結晶シリコン膜でもよい。
、これは多結晶シリコン膜でもよい。
また、上記実施例ではＮチャネノ［トラノジスタを例に
して説明したが、ＰチャネルＩ・ラノジスタの分離用に
極性を逆にした場合でも適用できる。
して説明したが、ＰチャネルＩ・ラノジスタの分離用に
極性を逆にした場合でも適用できる。
さらに、）−レンチ６内の側壁にイオン注入した後、Ｃ
ＶＤ酸化膜を直接堆積した例を示したが、側壁を熱酸化
した後にＣＶＤ酸化膜を堆積しても同様の効果がある。
ＶＤ酸化膜を直接堆積した例を示したが、側壁を熱酸化
した後にＣＶＤ酸化膜を堆積しても同様の効果がある。
以上説明したように、この発明は、トレンチを用いた素
子分離方法において、分離される素子間のトシ・ンチの
底周辺部のチャネル力・ソ１−用の不純物を、不純物が
混入した酸化膜からの拡散によって供給する。ゆえに、
トレンチの底周辺部のヂャネルカット用の不純物を、特
に濃くすることができるため、活性領域間の分離特性を
向上することができる。また、狭チャネル効果を引き起
こすｌ−し・ンチ側壁部のヂャネルカット用の不純物注
入は、チャネルカットの補強の目的で行うため、低濃度
にすることができる。
子分離方法において、分離される素子間のトシ・ンチの
底周辺部のチャネル力・ソ１−用の不純物を、不純物が
混入した酸化膜からの拡散によって供給する。ゆえに、
トレンチの底周辺部のヂャネルカット用の不純物を、特
に濃くすることができるため、活性領域間の分離特性を
向上することができる。また、狭チャネル効果を引き起
こすｌ−し・ンチ側壁部のヂャネルカット用の不純物注
入は、チャネルカットの補強の目的で行うため、低濃度
にすることができる。
また、分離酸化膜をシリコン基板表面よりも突起した状
態で形成することにより、分離酸化膜のトレンチ壁内へ
のえぐれを防ぎ、素子分離特性の悪化を防止することが
できる。
態で形成することにより、分離酸化膜のトレンチ壁内へ
のえぐれを防ぎ、素子分離特性の悪化を防止することが
できる。
第１図はこの発明の一実施例による素子分離法の工程断
面図、第２図は素子分離に一般的に用いられるトレンチ
法の工程を示す断面図である。 図において、１はＰ型シリコン基板、２は下層シリコン
酸化膜、３はシリコン窒化膜、４は上層シリコン酸化膜
、５はボロン注入領域、６はトレンチ、７はシリコン酸
化膜、８はチャネルカット用のＰ＋層、９はＢＳＧであ
る。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）コ ポロ〉圧
入傳Ｉ歳
面図、第２図は素子分離に一般的に用いられるトレンチ
法の工程を示す断面図である。 図において、１はＰ型シリコン基板、２は下層シリコン
酸化膜、３はシリコン窒化膜、４は上層シリコン酸化膜
、５はボロン注入領域、６はトレンチ、７はシリコン酸
化膜、８はチャネルカット用のＰ＋層、９はＢＳＧであ
る。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）コ ポロ〉圧
入傳Ｉ歳
Claims (1)
- 第１導電型の半導体基板またはウェルに素子分離用の
トレンチを形成し、このトレンチの底部に第１導電型の
不純物が混入した絶縁膜を残す工程、前記トレンチ内の
側面に第１導電型の不純物をイオン注入した後、熱処理
して前記トレンチの底部の不純物を拡散する工程、前記
トレンチを含む全面に不純物を含まない絶縁膜を堆積す
る工程、前記トレンチ部分のみに突出した状態で前記不
純物を含まない絶縁膜を残すようにエッチングする工程
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13940590A JPH0432245A (ja) | 1990-05-29 | 1990-05-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13940590A JPH0432245A (ja) | 1990-05-29 | 1990-05-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0432245A true JPH0432245A (ja) | 1992-02-04 |
Family
ID=15244494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13940590A Pending JPH0432245A (ja) | 1990-05-29 | 1990-05-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0432245A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5926722A (en) * | 1997-04-07 | 1999-07-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Planarization of shallow trench isolation by differential etchback and chemical mechanical polishing |
-
1990
- 1990-05-29 JP JP13940590A patent/JPH0432245A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5926722A (en) * | 1997-04-07 | 1999-07-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Planarization of shallow trench isolation by differential etchback and chemical mechanical polishing |
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