JPH04370979A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に係わり、特にチャネル領域の構成を改良した縦型半導
体装置の製造方法に関する。

【０００２】

【従来の技術】従来のＸＭＯＳ−ＦＥＴは、チャネル層
を挟んで２個のゲートを設けた構造のＭＯＳトランジス
タであって、チャネル領域が縦型に形成されるので、実
効的にチャネル領域の面方向の寸法は極めて小さくでき
集積度を向上することができる。また、ゲート長がチャ
ネル層の膜厚で定めることができ、サブ・ミクロン以下
のチャネル長のＭＯＳ型トランジスタが容易に達成でき
、高速化に適している。

【０００３】次に、従来の縦型ＸＭＯＳ−ＦＥＴの構造
及び製造方法については、例えば、特開昭５７−１２８
９６６に記載されている。以下、この従来のＸＭＯＳ−
ＦＥＴの製造方法について第４図を参照して説明する。

【０００４】図４−ａにおいて、Ｎ型Ｓｉ基板１上に熱
酸化により０．５μ厚程度のＳｉＯ２　膜２を形成し、
その上にＣＶＤ法により、のちにゲート電極となる多結
晶シリコン層３を０．３μ厚に形成し、りん拡散により
Ｎ＋　型とし、その上にＣＶＤ法により０．３μ厚程度
のＳｉＯ２　膜５を形成する。

【０００５】図４−ｂにおいて、ＳｉＯ２　膜５をホト
・エッチングにより選択的にエッチングして開口部を形
成したのち、ＳｉＯ２　膜５をマスクとして多結晶シリ
コン３をエッチングし、更に下地ＳｉＯ２　膜２をエッ
チングし、熱酸化により多結晶シリコンゲートの側面に
ゲート酸化膜４を形成する。この時Ｎ型Ｓｉ基板表面も
同時に酸化されるが、多結晶シリコンの不純物濃度をＳ
ｉ基板の不純物濃度より高く設定することにより、多結
晶シリコン側面のゲート酸化膜４はＳｉ基板上に形成さ
れるＳｉＯ２　膜より厚く成長し、全面を軽くエッチン
グすることによりゲートＳｉＯ２　膜４のみを残して基
板上に形成されているＳｉＯ２　膜が除去される。

【０００６】図４−ｃにおいて、エピタキシャル法によ
りＰ型Ｓｉ層６を形成する。この時レーザ・アニール処
理等によりＰ型Ｓｉ層６の一層の単結晶化を図ることが
できる。

【０００７】図４−ｄにおいて、エピタキシャル層６を
ホト・エッチングにより所望の形状に形成し、上面より
りんイオンを打込みあるいはりん拡散処理によりＮ＋　
ドレイン領域７を形成する。更に基板からのりん拡散に
よりソース領域をゲート部下端面に一致させる。

【０００８】図４−ｅにおいて、全面にＣＶＤ法による
ＳｉＯ２　膜８を０．３μ厚で形成後、前記開口部の両
側に形成されている多結晶シリコンゲート電極及び、Ｎ
＋　ドレイン領域に対し、コンタクト穴をホト・エッチ
ングで形成し、ＡＬ蒸着とそのホト・エッチングにより
ドレイン・ゲート領域の引出し電極９をそれぞれ形成す
る。

【０００９】かくして、Ｎ−Ｓｉ層１，Ｐ−Ｓｉ層６，
Ｎ＋　−Ｓｉ層７，Ｎ＋　多結晶シリコン層３をそれぞ
れ、ソース，チャネル，ドレイン，ゲートとするＸＭＯ
Ｓ−ＦＥＴが形成される。

【００１０】

【発明が解決しようとする課題】ところが、以上述べた
ような従来の製造方法では、ゲート酸化膜４が形成され
た後にチャネル層６を形成しているので、ゲート酸化膜
４とチャネル層６との界面状態が不安定である。また、
多結晶シリコン３を酸化してゲート酸化膜４を形成して
いるので、ゲート酸化膜としての信頼性に欠けるという
問題点がある。その上、図４−ｃのように、開口部を形
成した後にチャネルとなるＰ型Ｓｉ層を形成するので、
この時結晶成長は、基板表面からだけではなく、絶縁膜
である開口部側壁からも成長するので、単にＰ型Ｓｉ層
を成長させただけでは結晶性が悪い。そこで、チャネル
層を単結晶にするために、レーザやアニール処理等が必
要であり手間がかかる。また、図４−ｄにおいて、チャ
ネル層の上層であるドレイン領域は、イオン注入して活
性化されるためチャネル長の制御が難しい等の問題も生
じる。

【００１１】従って、従来、安定した特性を有するＸＭ
ＯＳ−ＦＥＴを形成できるプロセスがなかった。本発明
は、安定した特性を有する縦型ＸＭＯＳ−ＦＥＴを供給
するプロセスを提供することを目的とする。

【００１２】

【課題を解決するための手段】上記の問題点は、以下に
示すプロセスにより解決される。すなわち、まず、半導
体基板（１１）上にソース領域となる第一の一導電型半
導体層（１５）と、チャネル領域となる反対導電型半導
体層（１６）を順次形成し、さらにその上に、後工程の
研磨のストッパーとなる第一の絶縁層（１８）を形成す
る。

【００１３】次に、一導電型半導体層（１５）を露出さ
せるまで、第一の絶縁層（１８）と第一の一導電型半導
体層（１６）を順にエッチング除去し、第一の一導電型
半導体層（１６）と第一の絶縁層（１８）から構成され
る凸部を残す。

【００１４】次に、凸部の側壁と第一の一導電型半導体
層表面（１５）に、第二の絶縁層（１９）を形成し、少
なくとも、凸部の上部に有る第一の絶縁層（１８）をス
トッパーとした後工程の研磨が可能な厚さだけ、導電層
（２０）を形成し、凸部の上部に有る第一の絶縁層（１
８）をストッパーとして、導電層（２０）を研磨する。

【００１５】次に、導電層（２０）の上に第三の絶縁層
（２１）を形成し、第一の絶縁層（１８）とその上にあ
る第三の絶縁層（２１）をエッチング除去して第一の一
導電型半導体層（１６）の表面を、凸部上に露出させる
開口部を形成し、少なくとも、開口部上に、ドレイン領
域となる第二の一導電型半導体層（２２）を形成すると
よい。

【００１６】

【作用】本発明では、図２−ｅのように、半導体基板全
面にエピタキシャル成長させたＳｉ層１６をエッチング
することにより、チャネル領域を形成した後、熱酸化に
よりチャネル層の側壁にゲート酸化膜１９を形成する。 また、図２−ｈのように、ソース／ドレイン領域１５の
上にチャネル層１６を積層した後に、さらにその上に、
ドレイン／ソース領域２２を積層する。以上のことから
、次のような作用が得られる。

【００１７】（１）　　チャネル層１６が形成された後
に、その表面を酸化してゲート酸化膜１９を形成してい
るので、ゲート酸化膜１９とチャネル層１６との界面状
態が安定である。

【００１８】（２）　　ゲート酸化膜１９は、単結晶シ
リコン層１６を酸化して形成するため、膜質良好でゲー
ト耐圧が高い。 （３）　　チャネル領域は、半導体基板全面にエピタキ
シャル成長させたシリコン層１６をチャネルに使用する
部分を残してエッチングすることにより得ているので、
チャネル領域の結晶性は半導体基板の結晶性のみに反映
させることができ、良好な結晶性を有するチャネル領域
を簡単に得ることが可能である。また、レーザやアニー
ル等の再結晶化処理の不安はなく、工程も簡単である。

【００１９】（４）　　ドレイン領域は、チャネル層の
上に積層することによって形成するので、チャネル長を
決定するゲート長は、半導体基板上に形成するチャネル
層用の半導体層１６の厚さによって決まるため、チャネ
ル長の制御が容易である。

【００２０】

【実施例】以下、本発明を図示の一実施例により具体的
に説明する。本発明の一実施例は第１図と第２図と第３
図に示される。

【００２１】図１−ａにおいて、Ｐ型シリコン基板１１
に公知の技術を用いてＬＯＣＯＳ分離（選択酸化）を行
った。まず、ＣＶＤ法（化学気相成長法）により、Ｐ型
Ｓｉ基板１１上に厚さ１０００Åの窒化シリコン（Ｓｉ
３　Ｎ４　）膜１２を形成して、次いで、全面にフォト
レジスト（図示せず）を塗布し、写真蝕刻法を使ってフ
ォトレジストのパターンを形成し、フォトレジストをマ
スクにして、Ｓｉ３　Ｎ　４膜１２をドライエッチング
して素子形成領域上以外のＳｉ３　Ｎ４　膜を除去する
。

【００２２】図１−ｂにおいて、前記Ｓｉ３　Ｎ４　膜
１２をマスクとして基板１１を熱酸化することによって
６０００ÅのＳｉＯ２　膜１３を形成した後、Ｓｉ３　
Ｎ４　膜１２を除去する。なお、熱酸化は基板１１を高
温（９００℃）の水素と酸素の混合雰囲気中にさらし、
ＳｉＯ２　膜１３を成長させる。

【００２３】図１−ｃにおいて、基板１１に熱酸化処理
で２００ÅのＳｉＯ２　膜１４を形成したのち、該Ｓｉ
Ｏ２　膜１４を介して、基板表面より砒素イオン（Ａｓ
＋　）をエネルギー７０ｋｅｖ、ドーズ量４Ｅ１５ｃｍ
−２でイオン注入により基板中に打ち込み、次いで、温
度９００℃で活性化することにより、基板１１の素子形
成部に深さ５０００ÅのＮ＋　型領域（一方のソース／
ドレイン領域）１５を形成する。そして、前記基板表面
２００ÅのＳｉＯ２　膜１４をエッチングして取り除く
。

【００２４】図１−ｄにおいて、反応ガスにＳｉ２　Ｈ
６　とＢ２　Ｈ６　を用い、４Ｔｏｒｒに減圧した雰囲
気で基板温度を７５０℃に設定した状態で基板表面にシ
リコン層１６，１７をＣＶＤ成長する。このとき基板１
５（１１）上にはＰ型エピタキシャルシリコン層１６が
、ＳｉＯ２　膜１３上にはＰ型ポリシリコン層１７が形
成される。なお、膜厚は双方２０００Åである。次に、
ＣＶＤ法により全面に３００Åの窒化シリコン（Ｓｉ３
　Ｎ４　）膜１８を形成する。

【００２５】図２−ｅにおいて、パターニングされたレ
ジストマスク（図示せず）により、Ｓｉ３　Ｎ４　膜１
８とＰ型エピタキシャルシリコン層１６とＰ型ポリシリ
コン層１７をＮ＋　Ｓｉ層１５の表面を露出するまで異
方性エッチングし、チャネル領域を確定する。次いで、
レジストマスクを除去後、熱酸化によりＰ型エピタキシ
ャルシリコン層１６の側壁とＮ＋　Ｓｉ層１５の表面に
３００ÅのＳｉＯ２　膜１９を形成する。尚、Ｐ型エピ
タキシャルシリコン層１６の側壁のＳｉＯ２　膜１９は
ゲート酸化膜となる。このとき、Ｐ型エピタキシャルシ
リコン層１６の表面はＳｉ３　Ｎ４　膜１８によって被
覆されているため酸化されない。

【００２６】図２−ｆにおいて、ＣＶＤ法により全面に
６０００ÅのＮ型ポリシリコン層２０を形成する。この
際、Ｎ型ポリシリコン層２０はゲート電極となるものな
ので、Ｐ型でもよく、結果的に導電性を持つものならば
何でもよい。

【００２７】図２−ｇにおいて、凸部の上部にあるＳｉ
３　Ｎ４　膜１８をストッパーに用いて、Ｎ型ポリシリ
コン層２０とＳｉＯ２　膜１３をポリシングし、表面を
平坦化する。尚ここでは、ポリシングにおいて、コロイ
ダルシリカを含むアルカリ溶液（ｐｈ１０〜１１）を研
磨剤に用いている。

【００２８】図２−ｈにおいて、Ｎ型ポリシリコン層２
０の表面に熱酸化により５００ÅのＳｉＯ２　膜２１を
形成し、熱燐酸によってＳｉ３　Ｎ４　膜１８を除去す
る。次いで、ＣＶＤ法により、全面に厚さ２０００Åの
Ｎ型ポリシリコン層２２（他方のドレイン／ソース領域
）を形成し、必要に応じて素子分離のため例えば、Ｎ型
ポリシリコン層２２をレジストパターンを用いてエッチ
ング除去する。次に、ＣＶＤ法により、厚さ２０００Å
のＳｉＯ２　膜２３を形成する。

【００２９】以上で、Ｎ＋　Ｓｉ層１５，Ｐ型エピタキ
シャルシリコン層１６，Ｎ型ポリシリコン層２２，Ｎ型
ポリシリコン層２０をそれぞれ、ソース，チャネル，ド
レイン，ゲートとするＸＭＯＳ−ＦＥＴの要部の製造工
程を終わる。

【００３０】次に、電極の形成について説明する。図３
−ａは、実施例のＸＭＯＳ−ＦＥＴの平面図である。Ｓ
はソース電極Ｓ、Ｄはドレイン電極Ｄ、Ｇ１は第一ゲー
ト電極Ｇ１、Ｇ２は第二ゲート電極Ｇ２である。

【００３１】図３−ｂは、図３−ａのＸＭＯＳ−ＦＥＴ
の断面図であり、うち左図は図３−ａのＡ−Ａ断面図、
中央の図は図３−ａのＢ−Ｂ断面図、右図は図３−ａの
Ｃ−Ｃ断面図を示している。左端はソースのコンタクト
部、中央はドレインのコンタクト部、右端は一方の側の
ゲートのコンタクト部を示す。

【００３２】まず、ソースのコンタクト部（Ａ−Ａ）の
形成を行う。レジストパターンを用いて、ＳｉＯ２　膜
２３とＮ型ポリシリコン層２２とＰ型エピタキシャルシ
リコン層１６を異方性エッチングにより選択的に除去し
た後、レジストを除去する。

【００３３】次いで、ドレインのコンタクト部（Ｂ−Ｂ
）の形成を行う。すなわち、レジストパターンを用いて
、ＳｉＯ２　膜２３をエッチング除去した後、レジスト
を除去する。

【００３４】次に、チャネル領域と挟んで両側に設けら
れる２つのゲートのコンタクト部（Ｃ−Ｃ）を形成する
。レジストパターンを用いて、ＳｉＯ２　膜２３とＮ型
ポリシリコン層２２とＳｉＯ２　膜２１を順にエッチン
グ除去し、Ｎ型ポリシリコン層２０を表出させた後、レ
ジストを除去する。

【００３５】次に、基板全面にＣＶＤ法により厚さ１０
００ÅのＳｉＯ２　膜を成長し、異方性エッチングを用
いて各コンタクト用開口部に、ＳｉＯ２　膜の側壁２４
を形成する。

【００３６】その後、ソース電極Ｓ、ドレイン電極Ｄ、
第一ゲート電極Ｇ１、第二ゲート電極Ｇ２を形成する。 また、図３−ｂでは、Ａ−Ａ断面図をソースのコンタク
ト部、Ｂ−Ｂ断面図をドレインのコンタクト部としたが
、Ａ−Ａ断面図をドレインのコンタクト部、Ｂ−Ｂ断面
図をソースのコンタクト部としてもよい。

【００３７】上述の如く、本実施例では、エピタキシャ
ル成長でチャネル層を形成した後、ゲート酸化膜を形成
するために、チャネル層やゲート酸化膜の膜質が良い。 また、チャネル層とゲート酸化膜の間の界面状態も良い
。従って、良好な動作特性が得られる。

【００３８】なお、実施例では、Ｐ型半導体基板（１１
）上にＮ型の不純物を導入し、Ｐ型半導体基板表面にＮ
＋　型ソース領域（１５）を形成したが、初めから、下
層にＰ型を、上層にＮ型を有する半導体基板を用いても
よいし、表面にソース領域となるＮ型層を有するＳＯＩ
半導体基板を用いてもよい。また、以上の説明は、Ｎチ
ャネルのＸＭＯＳトランジスタを製造することを前提に
説明を行ったが、各層の導電型を反対にして、Ｐチャネ
ルのトランジスタを構成できる。

【００３９】また、図２−ｇにおいて、Ｓｉ３　Ｎ４　
膜１８はポリシングをする際のストッパーであるが、ス
トッパーになる膜であればなんでもよい。また、Ｓｉ３
　Ｎ４　膜１８を形成しなくても、図２−ｅにおいて、
全面にＳｉＯ２　膜１９を形成するので、その結果、凸
部の上部にできるＳｉＯ２　膜でもストッパーになりう
る。しかし、ストッパーとしての信頼性は、Ｓｉ３　Ｎ
４　膜の方がよい。

【００４０】そして、ゲート電極となる導電層２０は、
形成した時に絶縁層であっても、結果的に導電層になれ
ば良いものである。例えば、ノンドープポリシリコン（
絶縁層）を形成した場合は、後でイオン注入を行えば導
電層にすることができる。

【００４１】

【発明の効果】以上説明した様に、本発明によれば、膜
質良好でゲート耐圧が高いゲート酸化膜と、膜質が良好
なチャネル層が得られ、また、チャネル長の制御性が高
いＸＭＯＳ−ＦＥＴ構造のトランジスタを安定して製造
することができ、半導体集積回路の高性能化・高密度化
に寄与するところが大きい。

【図面の簡単な説明】

【図１−ａ〜ｄ】本発明の一実施例を説明する工程断面
図である。

【図２−ｅ〜ｈ】本発明の一実施例を説明する工程断面
図である。

【図３−ａ，ｂ】実施例のＸＭＯＳ−ＦＥＴの平面図と
断面図である。

【図４−ａ〜ｅ】従来のＸＭＯＳ−ＦＥＴ構造の製造方
法を示した工程断面図である。

【符号の説明】

１５　　一方のソース／ドレイン領域となるＮ＋　型領
域１６　　チャネル層となるＰ型エピタキシャルシリコ
ン層１９　　ゲート酸化膜となるＳｉＯ２　膜２０　　
ゲート電極となるＮ型ポリシリコン層２１　　ゲート絶
縁膜となるＳｉＯ２　膜２２　　他方のドレイン／ソー
ス領域となるＮ型ポリシリコン層

Claims (2)

【特許請求の範囲】
1. 【請求項１】基板（１１）上にソースあるいはドレイン
   領域となる第一の一導電型半導体層（１５）と、該第一
   の一導電型半導体層（１５）の上にチャネル領域となる
   反対導電型半導体層（１６）を形成する工程と、チャネ
   ル形成予定領域を残して、該反対導電型半導体層（１６
   ）を除去し、該第一の一導電型半導体層（１５）を露出
   させ、該反対導電型半導体層（１６）から構成される凸
   部を残す工程と、少なくとも、該凸部の側壁と該第一の
   一導電型半導体層（１５）の表面に、第一の絶縁層（１
   ９）を形成する工程と、該凸部が平坦になるように導電
   層（２０）を埋込む工程と、少なくとも、該導電層（２
   ０）の上に第二の絶縁層（２１）を形成する工程と、少
   なくとも、該反対導電型半導体層（１６）の上に、ドレ
   インあるいはソース領域となる第二の一導電型半導体層
   （２２）を形成する工程とを有することを特徴とする半
   導体装置の製造方法。
2. 【請求項２】前記請求項１における凸部を残す工程は、
   該反対導電型半導体層（１６）の上に、選択的に第三の
   絶縁層（１８）を形成したのち、該第三の絶縁層（１８
   ）をマスクとして該反対導電型半導体層（１６）をエッ
   チングし、一導電型半導体層（１５）を露出させる工程
   からなり、該導電層（２０）を埋込む工程は、該凸部を
   含む全面に該導電層（２０）を形成したのち、該第三の
   絶縁層（１８）をストッパーとして、該導電層（２０）
   を研磨する工程からなることを特徴とする半導体装置の
   製造方法。