JPH027558A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH027558A JPH027558A JP63158972A JP15897288A JPH027558A JP H027558 A JPH027558 A JP H027558A JP 63158972 A JP63158972 A JP 63158972A JP 15897288 A JP15897288 A JP 15897288A JP H027558 A JPH027558 A JP H027558A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体集積回路素子の構造およびその製造方
法に関するもので、特に微細素子寸法を有する高集積相
補型金属酸化膜シリコン（０ＭＯ８）半導体装置の構造
およびその製造方法に関するものである。
法に関するもので、特に微細素子寸法を有する高集積相
補型金属酸化膜シリコン（０ＭＯ８）半導体装置の構造
およびその製造方法に関するものである。
（従来の技術）
ＭＯ３半導体集積回路素子では、それぞれの素子を分離
する領域が必要であり１分離領域、フィｉルド（Ｆｉｅ
ｌｄ）と呼ばれ、その下部のシリコン層にはチャネルス
トッパと呼ばれる高い拡散層領域が形成されているのが
普通である。以下、この分離領域の形成方法の従来例を
図面を用いて説明する。第２図は選択酸化（ＬＯＧＯ８
）法を用いたフィールド酸化膜とチャネルストッパ層の
形成方法である。
する領域が必要であり１分離領域、フィｉルド（Ｆｉｅ
ｌｄ）と呼ばれ、その下部のシリコン層にはチャネルス
トッパと呼ばれる高い拡散層領域が形成されているのが
普通である。以下、この分離領域の形成方法の従来例を
図面を用いて説明する。第２図は選択酸化（ＬＯＧＯ８
）法を用いたフィールド酸化膜とチャネルストッパ層の
形成方法である。
第２図（ａ）においては、Ｎ基板１上にＰウェル２とＮ
ウェル３が形成され下地酸化膜４と５ｉ３Ｎ４５を形成
した後、所定パターンのレジスト（１）６に従って５ｉ
３Ｎ４５をエツチングし、Ｐ”（リン）をイオン注入す
る。このとき、Ｎウェルは必ずしも形成されていなくて
よい。
ウェル３が形成され下地酸化膜４と５ｉ３Ｎ４５を形成
した後、所定パターンのレジスト（１）６に従って５ｉ
３Ｎ４５をエツチングし、Ｐ”（リン）をイオン注入す
る。このとき、Ｎウェルは必ずしも形成されていなくて
よい。
次に、第２図（ｂ５では、Ｎウェル領域のみレジスト（
２）７によって保護した後、Ｂ”（ホウ素）をイオン注
入する。このとき、Ｐ＋濃度の５〜１０倍のＢ′″を打
ち込むので、Ｐウェル領域のＳｉ、Ｎ４５をエツチング
した領域はＰウェルより濃いＰ型となり、Ｎウェル領域
の目標の領域ではＮウェルより濃いＮ型となる。
２）７によって保護した後、Ｂ”（ホウ素）をイオン注
入する。このとき、Ｐ＋濃度の５〜１０倍のＢ′″を打
ち込むので、Ｐウェル領域のＳｉ、Ｎ４５をエツチング
した領域はＰウェルより濃いＰ型となり、Ｎウェル領域
の目標の領域ではＮウェルより濃いＮ型となる。
次に、第２図（ｃ）では、レジスト（１）６とレジスト
（２）７を除去して酸化し、５Ｌ３Ｎ４５を除去すると
、分離領域（トランジスタをつくらない領域）にフィー
ルド酸化膜８とチャネルストッパ９が形成される。
（２）７を除去して酸化し、５Ｌ３Ｎ４５を除去すると
、分離領域（トランジスタをつくらない領域）にフィー
ルド酸化膜８とチャネルストッパ９が形成される。
（発明が解決しようとする課題）
■、ｏｃｏｓ法を利用して、フィールド酸化膜とチャネ
ルストッパ層を最少の手順でつくれる従来例は、１．５
〜２．０μｍデザインルールまでは利用価値の高い方法
であったが、 ＋１ 、フィールド酸化の前にチャネルストッパのイオ
ン注入をするため、酸化時の熱処理によって深く拡散し
、特にＢ（ホウ素）は偏析によって酸化膜界面濃度が低
下する。
ルストッパ層を最少の手順でつくれる従来例は、１．５
〜２．０μｍデザインルールまでは利用価値の高い方法
であったが、 ＋１ 、フィールド酸化の前にチャネルストッパのイオ
ン注入をするため、酸化時の熱処理によって深く拡散し
、特にＢ（ホウ素）は偏析によって酸化膜界面濃度が低
下する。
ｂ、酸化時にＳｉ３Ｎ４エツジにストレスが生じ、リー
クを生じ易い。
クを生じ易い。
という問題がある。仮に、チャネルストッパの濃度を高
くするためにイオン注入量を高くすると、チャネル部に
もチャネルストッパが入り込み、しきい値電圧が不安定
になるという問題を生じる。
くするためにイオン注入量を高くすると、チャネル部に
もチャネルストッパが入り込み、しきい値電圧が不安定
になるという問題を生じる。
また、酸化時のストレスは集積度が大きくなるほど、ま
た微細になるほど問題は大きくなる。
た微細になるほど問題は大きくなる。
（課題を解決するための手段）
以上の問題を解決するため、本発明では。
ａ、ＢＳＧ（ホウ素ガラス）、ＰＳＧ（リンガラス）か
らの拡散を用い、酸化膜界面の不純物濃度を低下させな
いようにする。
らの拡散を用い、酸化膜界面の不純物濃度を低下させな
いようにする。
ｂ、マスク枚数の低減と、合わせて誤差の解消のため、
拡散に用いたＢＳＧ、ＰＳＧをフィールド酸化膜として
用いる。
拡散に用いたＢＳＧ、ＰＳＧをフィールド酸化膜として
用いる。
Ｃ６堆積させた酸化膜を用いることにより、ストレスの
発生を減少せしめる。
発生を減少せしめる。
（作 用）
上記課題を解決するための手段として、ＢＳＧ。
ＰＳＧからの拡散を用い、酸化工程がないため、チャネ
ルストッパ層の濃度と深さとを最適化することができ、
また、熱ストレス、酸化ストレスの発生が少なくなる。
ルストッパ層の濃度と深さとを最適化することができ、
また、熱ストレス、酸化ストレスの発生が少なくなる。
（実施例）
以下、本発明の一実施例を図面を用いて説明する。この
実施例では、ＢＳＧ、ＰＳＧと、所望の領域以外に不純
物が拡散することを防止するため、不純物を含まないＣ
ＶＤ（化学的気相成長）Ｓｉｎ２とを二層膜として用い
、かつ側面をも被うためにサイドウオール形成を合わせ
て行なっている。
実施例では、ＢＳＧ、ＰＳＧと、所望の領域以外に不純
物が拡散することを防止するため、不純物を含まないＣ
ＶＤ（化学的気相成長）Ｓｉｎ２とを二層膜として用い
、かつ側面をも被うためにサイドウオール形成を合わせ
て行なっている。
第１図（ａ）においては、基板１上にＰウェル２とＮウ
ェル３が既に形成されており、まず、Ｐウェル２中のフ
ィールド酸化膜を形成するため、ＢＳ Ｇ １０（＋０
０００−５００ｎとＣＶ Ｄ ５ｌｏｔ （１）１１
（２００〜６００ｎｍ）を連続堆積し１分離領域を残し
てエツチングした状態が示されている。
ェル３が既に形成されており、まず、Ｐウェル２中のフ
ィールド酸化膜を形成するため、ＢＳ Ｇ １０（＋０
０００−５００ｎとＣＶ Ｄ ５ｌｏｔ （１）１１
（２００〜６００ｎｍ）を連続堆積し１分離領域を残し
てエツチングした状態が示されている。
次に、第１図（ｂ）では、Ｎウェル３のフィールド酸化
膜を形成するため、 Ｐ Ｓ Ｇ１２（１００〜５００
ｎｍ）とＣＶ ＤＳｉ０２（２）１３（２００〜５００
ｎｍ）を連続堆積し、分離領域を残してエツチングした
状態が示されている。Ｐウェル２とＮウェル３の順番は
逆でもよいが、エツチング速度がＰＳＧが最も速いので
、ＣＶ Ｄ ５１０２ （１）の膜減りを少なくするこ
とができるため、この実施例ではＰウェル２を先にした
。
膜を形成するため、 Ｐ Ｓ Ｇ１２（１００〜５００
ｎｍ）とＣＶ ＤＳｉ０２（２）１３（２００〜５００
ｎｍ）を連続堆積し、分離領域を残してエツチングした
状態が示されている。Ｐウェル２とＮウェル３の順番は
逆でもよいが、エツチング速度がＰＳＧが最も速いので
、ＣＶ Ｄ ５１０２ （１）の膜減りを少なくするこ
とができるため、この実施例ではＰウェル２を先にした
。
第１図（ｃ）では、全面！： ＣＶ Ｄ Ｓｉｎ□（３
） １４を３００〜７００ｎｍ堆積し、全面エツチング
（エッチバック）し、サイドウオール（側壁）１５を形
成する。このサイドウオールは、以後の工程でＰＳＧ、
ＢＳＧが必要以外の領域の拡散源となることを防止する
と同時に、エツチング時の入り込みや膜減りを防ぐため
のものである。このサイドウオール形成は、以後ＬＤＤ
（低不純物濃度ドレイン）形成工程があれば全く同様に
行なわれるので、必ずしも直後にしなくともよい。また
、チャネルストッパ９は以後の熱処理で自然に拡散する
ので、直後の熱処理は不要の場合が多い。さらに、ＣＶ
ＤＳｉＯ２（１）あるいは（２）あるいは（３）の代
わりに、あるいはこれらを併用してＳｉ、 Ｎ、膜を用
いることもできる。
） １４を３００〜７００ｎｍ堆積し、全面エツチング
（エッチバック）し、サイドウオール（側壁）１５を形
成する。このサイドウオールは、以後の工程でＰＳＧ、
ＢＳＧが必要以外の領域の拡散源となることを防止する
と同時に、エツチング時の入り込みや膜減りを防ぐため
のものである。このサイドウオール形成は、以後ＬＤＤ
（低不純物濃度ドレイン）形成工程があれば全く同様に
行なわれるので、必ずしも直後にしなくともよい。また
、チャネルストッパ９は以後の熱処理で自然に拡散する
ので、直後の熱処理は不要の場合が多い。さらに、ＣＶ
ＤＳｉＯ２（１）あるいは（２）あるいは（３）の代
わりに、あるいはこれらを併用してＳｉ、 Ｎ、膜を用
いることもできる。
（発明の効果）
以上説明したように、本発明では、ＢＳＧ、ＰＳＧをチ
ャネルストッパの拡散源とすることにより、比較的高濃
度で浅い拡散層を形成できると同時に、ＣＶ Ｄ ５ｉ
ｎ２膜によりフィールド酸化膜を構成するので、長時間
の酸化工程が必要なくなり、選択酸化法などで問題とな
るストレスの発生が少ない。
ャネルストッパの拡散源とすることにより、比較的高濃
度で浅い拡散層を形成できると同時に、ＣＶ Ｄ ５ｉ
ｎ２膜によりフィールド酸化膜を構成するので、長時間
の酸化工程が必要なくなり、選択酸化法などで問題とな
るストレスの発生が少ない。
第１図は本発明の一実施例を示し、第２図は従来例を示
す。 第 図 １・・・基板、 ２・・・Ｐウェル、 ３・・・Ｎウェ
ル、 ４・・・下地酸化膜、 ５・・・Ｓｉ３Ｎ４゜６
・・・レジスト（１）、 ７・・・レジスト（２）
。 ８・・・フィールド酸化膜、 ９・・・チャネルストッ
パ、 １０− Ｂ Ｓ Ｇ 、 １１”・ＣＶ ＤＳ
ｉＯ□（１）、 １２・・・ＰＳＧ、 １３・・・ＣＶ
Ｄ５ｉＯ□（２）、１４＝−ＣＶ ０３ｊ０２（３）、
１５−・・サイドウオール。 特許出願人 松下電子工業株式会社 第２図
す。 第 図 １・・・基板、 ２・・・Ｐウェル、 ３・・・Ｎウェ
ル、 ４・・・下地酸化膜、 ５・・・Ｓｉ３Ｎ４゜６
・・・レジスト（１）、 ７・・・レジスト（２）
。 ８・・・フィールド酸化膜、 ９・・・チャネルストッ
パ、 １０− Ｂ Ｓ Ｇ 、 １１”・ＣＶ ＤＳ
ｉＯ□（１）、 １２・・・ＰＳＧ、 １３・・・ＣＶ
Ｄ５ｉＯ□（２）、１４＝−ＣＶ ０３ｊ０２（３）、
１５−・・サイドウオール。 特許出願人 松下電子工業株式会社 第２図
Claims (3)
- （１）第１の導伝型を有する半導体基板に、第２の導伝
型を有する領域と第１の導伝型を有する領域とが形成さ
れており、それぞれの前記導伝型を有する領域内の素子
分離部が、前記領域と同じ導伝型を有する不純物を含ん
だシリコン酸化膜と、前記シリコン酸化膜から拡散した
拡散層とからなることを特徴とする半導体装置。 - （２）上記不純物を含んだシリコン酸化膜が不純物を含
まないシリコン酸化膜によって上部および両側面を被わ
れていることを特徴とする請求項（１）記載の半導体装
置。 - （３）半導体基板上にＰウェルあるいはＮウェル、また
はＰウェルとＮウェルとの両方のウェルを形成する工程
、両ウェルの上方にホウ素ガラスとシリコン酸化膜を堆
積し、所定のパターンに従ってエッチングする工程、あ
るいは、リンガラスとシリコン酸化膜を堆積し、所定の
パターンに従ってエッチングする工程、あるいは、シリ
コン酸化膜を再度堆積し、全面エッチングして段差部の
み側壁を残す工程とを含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63158972A JPH027558A (ja) | 1988-06-27 | 1988-06-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63158972A JPH027558A (ja) | 1988-06-27 | 1988-06-27 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH027558A true JPH027558A (ja) | 1990-01-11 |
Family
ID=15683398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63158972A Pending JPH027558A (ja) | 1988-06-27 | 1988-06-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH027558A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02291166A (ja) * | 1989-05-01 | 1990-11-30 | Takehide Shirato | 半導体装置及びその製造方法 |
| EP0594339A1 (en) * | 1992-10-23 | 1994-04-27 | AT&T GLOBAL INFORMATION SOLUTIONS INTERNATIONAL INC. | Method of manufacturing a CMOS device |
| US5438005A (en) * | 1994-04-13 | 1995-08-01 | Winbond Electronics Corp. | Deep collection guard ring |
-
1988
- 1988-06-27 JP JP63158972A patent/JPH027558A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02291166A (ja) * | 1989-05-01 | 1990-11-30 | Takehide Shirato | 半導体装置及びその製造方法 |
| EP0594339A1 (en) * | 1992-10-23 | 1994-04-27 | AT&T GLOBAL INFORMATION SOLUTIONS INTERNATIONAL INC. | Method of manufacturing a CMOS device |
| US5340770A (en) * | 1992-10-23 | 1994-08-23 | Ncr Corporation | Method of making a shallow junction by using first and second SOG layers |
| US5438005A (en) * | 1994-04-13 | 1995-08-01 | Winbond Electronics Corp. | Deep collection guard ring |
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