JPH04322460A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04322460A JPH04322460A JP3090921A JP9092191A JPH04322460A JP H04322460 A JPH04322460 A JP H04322460A JP 3090921 A JP3090921 A JP 3090921A JP 9092191 A JP9092191 A JP 9092191A JP H04322460 A JPH04322460 A JP H04322460A
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- memory cell
- wiring
- gate electrode
- memory device
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Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に半導体記憶装置におけるメモリセルの配列構造に関
する。
特に半導体記憶装置におけるメモリセルの配列構造に関
する。
【０００２】
【従来の技術】メモリセルが一対のトランスファートラ
ンジスタと一対の駆動トランジスタと一対の負荷抵抗と
からなるＭＯＳ型のＳＲＡＭを例にとり、図１１，図１
２，および図１３を参照して、従来の半導体記憶装置に
おけるメモリセルの配列に関する説明をする。図１１，
図１２，および図１３は、メモリセルとビット線，接地
配線，および電源配線との間の電気的な接続関係を示す
平面模式図である。
ンジスタと一対の駆動トランジスタと一対の負荷抵抗と
からなるＭＯＳ型のＳＲＡＭを例にとり、図１１，図１
２，および図１３を参照して、従来の半導体記憶装置に
おけるメモリセルの配列に関する説明をする。図１１，
図１２，および図１３は、メモリセルとビット線，接地
配線，および電源配線との間の電気的な接続関係を示す
平面模式図である。
【０００３】Ｎ型シリコン基板（図示せず）表面にＰウ
ェル（図示せず）が設けられ、その表面にはフィールド
酸化膜（図示せず）に囲まれて素子形成領域２１１が形
成される。素子形成領域２１１表面にはゲート酸化膜（
図示せず）が設けられている。フィールド酸化膜並びに
ゲート酸化膜上には、第１層のＮ＋型の多結晶シリコン
膜からなるワード線２２１，２２２，ゲート電極２２３
が設けられている。素子形成領域２１１において、ワー
ド線２２１，２２２，ゲート電極２２３と交差しない領
域にはＮ＋ 拡散層（図示せず）が形成されている。ワ
ード線２２１と素子形成領域２１１とによりトランスフ
ァートランジスタＴ２１ａ，Ｔ２２ａが形成され、ワー
ド線２２２と素子形成領域２１１とによりトランスファ
ートランジスタＴ２１ｂ，Ｔ２２ｂが形成される。
ェル（図示せず）が設けられ、その表面にはフィールド
酸化膜（図示せず）に囲まれて素子形成領域２１１が形
成される。素子形成領域２１１表面にはゲート酸化膜（
図示せず）が設けられている。フィールド酸化膜並びに
ゲート酸化膜上には、第１層のＮ＋型の多結晶シリコン
膜からなるワード線２２１，２２２，ゲート電極２２３
が設けられている。素子形成領域２１１において、ワー
ド線２２１，２２２，ゲート電極２２３と交差しない領
域にはＮ＋ 拡散層（図示せず）が形成されている。ワ
ード線２２１と素子形成領域２１１とによりトランスフ
ァートランジスタＴ２１ａ，Ｔ２２ａが形成され、ワー
ド線２２２と素子形成領域２１１とによりトランスファ
ートランジスタＴ２１ｂ，Ｔ２２ｂが形成される。
【０００４】トランスファートランジスタＴ２１ａ，Ｔ
２１ｂが共有するＮ＋ 拡散層にはビット線２３１との
電気的接続のためのコンタクト孔２４２が設けられ、ト
ランスファートランジスタＴ２２ａ，Ｔ２２ｂが共有す
るＮ＋ 拡散層にはビット線２３２との電気的接続のた
めのコンタクト孔２４３が設けられている。アルミニウ
ム膜からなるビット線２３１，２３２は対を成し、逆相
の関係にある。ビット線２３１直下には駆動トランジス
タＴ２３ａ，Ｔ２３ｂが設けられ、ビット線２３２直下
には駆動トランジスタＴ２４ａ，Ｔ２４ｂが設けられて
いる。駆動トランジスタＴ２３ａ並びにＴ２４ａ，駆動
トランジスタＴ２３ｂ並びにＴ２４ｂはダイレクトコン
タクト孔２４１を介して各々フリップ・フロップ結合を
している。トランスファートランジスタＴ２１ａにおけ
るコンタクト孔２４２が設けられていない側のＮ＋ 拡
散層は駆動トランジスタＴ２３ａのゲート電極２２３，
駆動トランジスタＴ２４ａのドレイン側のＮ＋ 拡散層
と接続し、トランスファートランジスタＴ２２ａにおけ
るコンタクト孔２４３が設けられていない側のＮ＋ 拡
散層は駆動トランジスタＴ２４ａのゲート電極２２３，
駆動トランジスタＴ２３ａのドレイン側のＮ＋ 拡散層
と接続し、トランスファートランジスタＴ２１ｂにおけ
るコンタクト孔２４２が設けられていない側のＮ＋ 拡
散層は駆動トランジスタＴ２３ｂのゲート電極２２３，
駆動トランジスタＴ２４ｂのドレイン側のＮ＋ 拡散層
と接続し、トランスファートランジスタＴ２２ｂにおけ
るコンタクト孔２４３が設けられていない側のＮ＋ 拡
散層は駆動トランジスタＴ２４ｂのゲート電極２２３，
駆動トランジスタＴ２３ｂのドレイン側のＮ＋ 拡散層
と接続している〔図１１〕。
２１ｂが共有するＮ＋ 拡散層にはビット線２３１との
電気的接続のためのコンタクト孔２４２が設けられ、ト
ランスファートランジスタＴ２２ａ，Ｔ２２ｂが共有す
るＮ＋ 拡散層にはビット線２３２との電気的接続のた
めのコンタクト孔２４３が設けられている。アルミニウ
ム膜からなるビット線２３１，２３２は対を成し、逆相
の関係にある。ビット線２３１直下には駆動トランジス
タＴ２３ａ，Ｔ２３ｂが設けられ、ビット線２３２直下
には駆動トランジスタＴ２４ａ，Ｔ２４ｂが設けられて
いる。駆動トランジスタＴ２３ａ並びにＴ２４ａ，駆動
トランジスタＴ２３ｂ並びにＴ２４ｂはダイレクトコン
タクト孔２４１を介して各々フリップ・フロップ結合を
している。トランスファートランジスタＴ２１ａにおけ
るコンタクト孔２４２が設けられていない側のＮ＋ 拡
散層は駆動トランジスタＴ２３ａのゲート電極２２３，
駆動トランジスタＴ２４ａのドレイン側のＮ＋ 拡散層
と接続し、トランスファートランジスタＴ２２ａにおけ
るコンタクト孔２４３が設けられていない側のＮ＋ 拡
散層は駆動トランジスタＴ２４ａのゲート電極２２３，
駆動トランジスタＴ２３ａのドレイン側のＮ＋ 拡散層
と接続し、トランスファートランジスタＴ２１ｂにおけ
るコンタクト孔２４２が設けられていない側のＮ＋ 拡
散層は駆動トランジスタＴ２３ｂのゲート電極２２３，
駆動トランジスタＴ２４ｂのドレイン側のＮ＋ 拡散層
と接続し、トランスファートランジスタＴ２２ｂにおけ
るコンタクト孔２４３が設けられていない側のＮ＋ 拡
散層は駆動トランジスタＴ２４ｂのゲート電極２２３，
駆動トランジスタＴ２３ｂのドレイン側のＮ＋ 拡散層
と接続している〔図１１〕。
【０００５】アルミニウム膜からなる接地配線２３３は
ビット線２３１の左側に隣接してこれに平行に設けられ
ている。接地配線２３３はコンタクト孔２４５を介して
第２層のＮ＋ 型の多結晶シリコン膜２２５ａ，２２５
ｂと電気的に接続されている。多結晶シリコン膜２２５
ａはコンタクト孔２４４を介して駆動トランジスタＴ２
３ａ，Ｔ２４ａのソース側のＮ＋ 拡散層と電気的に接
続されている。同様に、多結晶シリコン膜２２５ｂはコ
ンタクト孔２４４を介して駆動トランジスタＴ２３ｂ，
Ｔ２４ｂのソース側のＮ＋ 拡散層と電気的に接続され
ている〔図１２〕。
ビット線２３１の左側に隣接してこれに平行に設けられ
ている。接地配線２３３はコンタクト孔２４５を介して
第２層のＮ＋ 型の多結晶シリコン膜２２５ａ，２２５
ｂと電気的に接続されている。多結晶シリコン膜２２５
ａはコンタクト孔２４４を介して駆動トランジスタＴ２
３ａ，Ｔ２４ａのソース側のＮ＋ 拡散層と電気的に接
続されている。同様に、多結晶シリコン膜２２５ｂはコ
ンタクト孔２４４を介して駆動トランジスタＴ２３ｂ，
Ｔ２４ｂのソース側のＮ＋ 拡散層と電気的に接続され
ている〔図１２〕。
【０００６】アルミニウム膜からなる電源配線２３４は
接地配線２３３の左側に隣接してこれに平行に設けられ
ている。電源配線２３４はコンタクト孔２４７を介して
第３のＮ＋ 型の多結晶シリコン膜２２６と電気的に接
続されている。多結晶シリコン膜２２６は第２層の高抵
抗の多結晶シリコン膜２２７と接続される。多結晶シリ
コン膜２２７はコンタクト孔２４６を介して駆動トラン
ジスタＴ２３ａ，Ｔ２４ａ，Ｔ２３ｂ，Ｔ２４ｂのゲー
ト電極２２３に電気的に接続されている。多結晶シリコ
ン膜２２７は各々の駆動トランジスタの負荷抵抗として
機能している〔図１３〕。なお、図示はしてないが、電
源配線２３４の左側に隣接する領域にもメモリセルが配
列されている。
接地配線２３３の左側に隣接してこれに平行に設けられ
ている。電源配線２３４はコンタクト孔２４７を介して
第３のＮ＋ 型の多結晶シリコン膜２２６と電気的に接
続されている。多結晶シリコン膜２２６は第２層の高抵
抗の多結晶シリコン膜２２７と接続される。多結晶シリ
コン膜２２７はコンタクト孔２４６を介して駆動トラン
ジスタＴ２３ａ，Ｔ２４ａ，Ｔ２３ｂ，Ｔ２４ｂのゲー
ト電極２２３に電気的に接続されている。多結晶シリコ
ン膜２２７は各々の駆動トランジスタの負荷抵抗として
機能している〔図１３〕。なお、図示はしてないが、電
源配線２３４の左側に隣接する領域にもメモリセルが配
列されている。
【０００７】上述したように、接地配線２３３，電源配
線２３４からなる配線領域には、ワード線２２１，２２
２，多結晶シリコン膜２２５ａ，２２５ｂ，２２６は形
成されているが、素子形成領域２１１，ゲート電極２２
３は形成されてない。従って、素子形成領域２１１，ゲ
ート電極２２３のパターンの連続性は、配線領域で途切
れることになる。
線２３４からなる配線領域には、ワード線２２１，２２
２，多結晶シリコン膜２２５ａ，２２５ｂ，２２６は形
成されているが、素子形成領域２１１，ゲート電極２２
３は形成されてない。従って、素子形成領域２１１，ゲ
ート電極２２３のパターンの連続性は、配線領域で途切
れることになる。
【０００８】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置では、メモリセルが連続的に配列されている部
分では各種のパターンの幅は目標値どうりの寸法となる
。しかし、配線領域に隣接する部分では、マイクロ・ロ
ーディング効果とよばれる現象により、パターンの幅が
目標値からずれやすくなる。配線領域に隣接する部分に
おいて、フォトレジスト膜を現像液で現像する段階では
、フォトレジストの幅は太めになる。一方、フォトレジ
スト膜をマスクにしたエッチングに際しては、これとは
逆に、素子形成領域，ゲート電極等のパターンの幅は細
めになる。現状では、現像段階での現象が支配的である
。
記憶装置では、メモリセルが連続的に配列されている部
分では各種のパターンの幅は目標値どうりの寸法となる
。しかし、配線領域に隣接する部分では、マイクロ・ロ
ーディング効果とよばれる現象により、パターンの幅が
目標値からずれやすくなる。配線領域に隣接する部分に
おいて、フォトレジスト膜を現像液で現像する段階では
、フォトレジストの幅は太めになる。一方、フォトレジ
スト膜をマスクにしたエッチングに際しては、これとは
逆に、素子形成領域，ゲート電極等のパターンの幅は細
めになる。現状では、現像段階での現象が支配的である
。
【０００９】従来例に沿って述べるならば、例えばトラ
ンジスタＴ２１ａ並びにＴ２３ａのゲート幅およびゲー
ト長はトランジスタＴ２２ａ並びにＴ２４ａのゲート幅
およびゲート長より太めとなる。トランスファートラン
ジスタＴ２１ａ，Ｔ２２ａに関してはこのような現象に
よる半導体素子特性の半導体記憶装置特性に与える影響
は少ない。しかしながら、駆動トランジスタＴ２３ａ，
Ｔ２４ａはフリップ・フロップ結合をしているため、半
導体素子特性の差が半導体記憶装置特性に与える影響は
大きく，かつ重大である。すなわち、記憶データの反転
が発生し易いという問題点がある。
ンジスタＴ２１ａ並びにＴ２３ａのゲート幅およびゲー
ト長はトランジスタＴ２２ａ並びにＴ２４ａのゲート幅
およびゲート長より太めとなる。トランスファートラン
ジスタＴ２１ａ，Ｔ２２ａに関してはこのような現象に
よる半導体素子特性の半導体記憶装置特性に与える影響
は少ない。しかしながら、駆動トランジスタＴ２３ａ，
Ｔ２４ａはフリップ・フロップ結合をしているため、半
導体素子特性の差が半導体記憶装置特性に与える影響は
大きく，かつ重大である。すなわち、記憶データの反転
が発生し易いという問題点がある。
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
は、接地配線並びに電源配線からなる配線領域に疑似メ
モリセル（以後、ダミーセルと記す）が設けられている
。好ましくは、ダミーセルが接地配線およびワード線と
の電気的な接続点を有している。好ましくは、ダミーセ
ルにおける素子形成領域のパターンは、メモリセルにお
ける素子形成領域のパターンと同じである。メモリセル
を構成する素子にＭＯＳトランジスタが含まれる場合、
好ましくは、ダミーセルにおけるゲート電極のパターン
は、メモリセルにおけるゲート電極のパターンと同じで
ある。
は、接地配線並びに電源配線からなる配線領域に疑似メ
モリセル（以後、ダミーセルと記す）が設けられている
。好ましくは、ダミーセルが接地配線およびワード線と
の電気的な接続点を有している。好ましくは、ダミーセ
ルにおける素子形成領域のパターンは、メモリセルにお
ける素子形成領域のパターンと同じである。メモリセル
を構成する素子にＭＯＳトランジスタが含まれる場合、
好ましくは、ダミーセルにおけるゲート電極のパターン
は、メモリセルにおけるゲート電極のパターンと同じで
ある。
【００１１】
【実施例】次に本発明について図面を参照して説明する
。図１〜図８は本発明の第１の実施例を説明するための
図である。本実施例は、メモリセルが一対のトランスフ
ァートランジスタと一対の駆動トランジスタと一対の負
荷抵抗とからなるＭＯＳ型のＳＲＡＭに関するものであ
る。図１はメモリセル，ダミーセルの配列と接地電位に
印加された部分とを示す平面模式図である。図２はメモ
リセル２ビット分とダミーセル２ビット分とによる回路
図である。図３はメモリセルと一対のビット線との電気
的な接続関係を示す平面模式図である。図４はメモリセ
ル並びにダミーセルと接地配線との電気的な接続関係を
示す平面模式図である。図５はメモリセルと電源配線と
の電気的な接続関係を示す平面模式図である。図６，図
７，および図８は、図１並びに図３並びに図４並びに図
５における線分Ａ−Ａ’，線分Ｂ−Ｂ’，および線分Ｂ
−Ｂ’での断面図である。
。図１〜図８は本発明の第１の実施例を説明するための
図である。本実施例は、メモリセルが一対のトランスフ
ァートランジスタと一対の駆動トランジスタと一対の負
荷抵抗とからなるＭＯＳ型のＳＲＡＭに関するものであ
る。図１はメモリセル，ダミーセルの配列と接地電位に
印加された部分とを示す平面模式図である。図２はメモ
リセル２ビット分とダミーセル２ビット分とによる回路
図である。図３はメモリセルと一対のビット線との電気
的な接続関係を示す平面模式図である。図４はメモリセ
ル並びにダミーセルと接地配線との電気的な接続関係を
示す平面模式図である。図５はメモリセルと電源配線と
の電気的な接続関係を示す平面模式図である。図６，図
７，および図８は、図１並びに図３並びに図４並びに図
５における線分Ａ−Ａ’，線分Ｂ−Ｂ’，および線分Ｂ
−Ｂ’での断面図である。
【００１２】まず、図１，図２を参照して、メモリセル
とダミーセルとの配列を説明する。一対のビット線１３
１並びに１３２の下にはメモリセル１０１ａ，１０１ｂ
等が設けられ、接地配線１３３並びに電源配線１３４が
設けられた配線領域の下にはダミーセル１０２ａ，１０
２ｂ等が設けられている。一対のビット線１３１並びに
１３２は逆相の関係にある。ビット線１３１，１３２，
接地配線１３３，電源配線１３４は平行に設けられ、ワ
ード線１２１，１２２はこれらに概略直交して設けられ
ている。接地配線並びに電源配線の設けられた配線領域
は、ビット線に平行な方向に数ビット毎にメモリセルの
空隙を設けることにより、形成されている。図示はして
いないが、接地配線１３３の左側に隣接する領域にも、
メモリセルが設けられている。
とダミーセルとの配列を説明する。一対のビット線１３
１並びに１３２の下にはメモリセル１０１ａ，１０１ｂ
等が設けられ、接地配線１３３並びに電源配線１３４が
設けられた配線領域の下にはダミーセル１０２ａ，１０
２ｂ等が設けられている。一対のビット線１３１並びに
１３２は逆相の関係にある。ビット線１３１，１３２，
接地配線１３３，電源配線１３４は平行に設けられ、ワ
ード線１２１，１２２はこれらに概略直交して設けられ
ている。接地配線並びに電源配線の設けられた配線領域
は、ビット線に平行な方向に数ビット毎にメモリセルの
空隙を設けることにより、形成されている。図示はして
いないが、接地配線１３３の左側に隣接する領域にも、
メモリセルが設けられている。
【００１３】メモリセル１０１ａは、一対のトランスフ
ァートランジスタＴ１１ａ，Ｔ１２ａと、フリップ・フ
ロップ結合した一対の駆動トランジスタＴ１３ａ，Ｔ１
４ａと、一対の負荷抵抗とから構成される。同様に、メ
モリセル１０１ｂは、一対のトランスファートランジス
タＴ１１ｂ，Ｔ１２ｂと、一対の駆動トランジスタＴ１
３ｂ，Ｔ１４ｂと、一対の負荷抵抗とから構成される。 ダミーセル１０２ａは、疑似トランジスタ（以後、ダミ
ートランジスタと記す）Ｄ１１ａ，Ｄ１２ａ，Ｄ１３ａ
，およびＤ１４ａとから構成される。同様に、ダミーセ
ル１０２ｂは、ダミートランジスタＤ１１ｂ，Ｄ１２ｂ
，Ｄ１３ｂ，およびＤ１４ｂとから構成される。
ァートランジスタＴ１１ａ，Ｔ１２ａと、フリップ・フ
ロップ結合した一対の駆動トランジスタＴ１３ａ，Ｔ１
４ａと、一対の負荷抵抗とから構成される。同様に、メ
モリセル１０１ｂは、一対のトランスファートランジス
タＴ１１ｂ，Ｔ１２ｂと、一対の駆動トランジスタＴ１
３ｂ，Ｔ１４ｂと、一対の負荷抵抗とから構成される。 ダミーセル１０２ａは、疑似トランジスタ（以後、ダミ
ートランジスタと記す）Ｄ１１ａ，Ｄ１２ａ，Ｄ１３ａ
，およびＤ１４ａとから構成される。同様に、ダミーセ
ル１０２ｂは、ダミートランジスタＤ１１ｂ，Ｄ１２ｂ
，Ｄ１３ｂ，およびＤ１４ｂとから構成される。
【００１４】次に、図１，図２，図４，図６を参照して
、メモリセルおよびダミーセルにおける接地電位に印加
された部分（図１における素子形成領域１１１並びにゲ
ート電極１２３のハッチングされた部分が接地電位に印
加されている。）の説明を行なう。
、メモリセルおよびダミーセルにおける接地電位に印加
された部分（図１における素子形成領域１１１並びにゲ
ート電極１２３のハッチングされた部分が接地電位に印
加されている。）の説明を行なう。
【００１５】Ｎ型シリコン基板１１３表面にＰウェル１
１４が設けられ、その表面にはフィールド酸化膜１１５
に囲まれて素子形成領域１１１が形成される。素子形成
領域１１１表面にはゲート酸化膜１１６が設けられてい
る。フィールド酸化膜１１５並びにゲート酸化膜１１６
上には、第１層のＮ＋ 型の多結晶シリコン膜からなる
ワード線１２１，１２２，ゲート電極１２３，およびダ
ミーゲート電極１２４が設けられている。素子形成領域
１１１において、ワード線１２１，１２２，ゲート電極
１２３，もしくはダミーゲート電極１２４と交差しない
領域にはＮ＋ 拡散層１１２が形成されている。
１４が設けられ、その表面にはフィールド酸化膜１１５
に囲まれて素子形成領域１１１が形成される。素子形成
領域１１１表面にはゲート酸化膜１１６が設けられてい
る。フィールド酸化膜１１５並びにゲート酸化膜１１６
上には、第１層のＮ＋ 型の多結晶シリコン膜からなる
ワード線１２１，１２２，ゲート電極１２３，およびダ
ミーゲート電極１２４が設けられている。素子形成領域
１１１において、ワード線１２１，１２２，ゲート電極
１２３，もしくはダミーゲート電極１２４と交差しない
領域にはＮ＋ 拡散層１１２が形成されている。
【００１６】ワード線１２１とＮ＋ 拡散層１１２とに
よりトランスファートランジスタＴ１１ａ，Ｔ１２ａお
よびダミートランジスタＤ１１ａ，Ｄ１２ａが形成され
、ワード線１２２とＮ＋ 拡散層１１２とによりトラン
スファートランジスタＴ１１ｂ，Ｔ１２ｂおよびダミー
トランジスタＤ１１ｂ，Ｄ１２ｂが形成される。ゲート
電極１２３とＮ＋ 拡散層１１２とにより駆動トランジ
スタＴ１３ａ，Ｔ１４ａ，Ｔ１３ｂ，Ｔ１４ｂが形成さ
れ、ダミーゲート電極１２４とＮ＋ 拡散層１１２とに
よりダミートランジスタＤ１３ａ，Ｄ１４ａ，Ｄ１３ｂ
，Ｄ１４ｂとが形成される。本実施例においては、例え
ばダミーセル１０２ａにおける素子形成領域１１１，お
よびダミーゲート電極１２４のパターンとメモリセル１
０１ａにおける素子形成領域１１１，およびゲート電極
１２３のパターンとは鏡像対称になっている。ダミーセ
ル１０２ａにおける素子形成領域１１１，およびダミー
ゲート電極１２４のパターンは、メモリセル１０１ａの
右隣のメモリセルにおける素子形成領域１１１，および
ゲート電極１２３のパターンと同一である。ダミーセル
１０２ｂとメモリセル１０１ｂとの間にも同様の関係が
成り立っている。
よりトランスファートランジスタＴ１１ａ，Ｔ１２ａお
よびダミートランジスタＤ１１ａ，Ｄ１２ａが形成され
、ワード線１２２とＮ＋ 拡散層１１２とによりトラン
スファートランジスタＴ１１ｂ，Ｔ１２ｂおよびダミー
トランジスタＤ１１ｂ，Ｄ１２ｂが形成される。ゲート
電極１２３とＮ＋ 拡散層１１２とにより駆動トランジ
スタＴ１３ａ，Ｔ１４ａ，Ｔ１３ｂ，Ｔ１４ｂが形成さ
れ、ダミーゲート電極１２４とＮ＋ 拡散層１１２とに
よりダミートランジスタＤ１３ａ，Ｄ１４ａ，Ｄ１３ｂ
，Ｄ１４ｂとが形成される。本実施例においては、例え
ばダミーセル１０２ａにおける素子形成領域１１１，お
よびダミーゲート電極１２４のパターンとメモリセル１
０１ａにおける素子形成領域１１１，およびゲート電極
１２３のパターンとは鏡像対称になっている。ダミーセ
ル１０２ａにおける素子形成領域１１１，およびダミー
ゲート電極１２４のパターンは、メモリセル１０１ａの
右隣のメモリセルにおける素子形成領域１１１，および
ゲート電極１２３のパターンと同一である。ダミーセル
１０２ｂとメモリセル１０１ｂとの間にも同様の関係が
成り立っている。
【００１７】アルミニウム膜からなる接地配線１３３は
ダミートランジスタＤ１３ａ，ダミートランジスタＤ１
１ａ，ダミートランジスタＤ１１ｂ，ダミートランジス
タＤ１３ｂ等の上部に設けられている。ダミーセル１０
２ａにおいて、接地配線１３３は、コンタクト孔１４９
を介してダミートランジスタＤ１３ａのダミーゲート電
極１２４と電気的に接続し、コンタクト孔１４８を介し
てダミートランジスタＤ１１ａとダミートランジスタＤ
１１ｂとが共有するＮ＋ 拡散層１１２と接続している
。 ダミートランジスタＤ１３ａはチャネル領域にダイレク
トコンタクト孔１４１が設けられているため、これのダ
ミーゲート電極１２４とソース，ドレインのＮ＋ 拡散
層１１２とは短絡して接地電位に固定されることになる
。 ダミートランジスタＤ１４ａのドレインのＮ＋ 拡散層
１１２，ダミーゲート電極１２４は、ダイレクトコンタ
クト孔１４１を介して接地電位に固定される。ダミート
ランジスタＤ１３ａのダイレクトコンタクト孔１４１，
ダミートランジスタＤ１３ａのソースのＮ＋ 拡散層１
１２，コンタクト孔１４４を介して、第２層のＮ＋ 型
の多結晶シリコン膜１２５ａは接地配線１３３と電気的
に接続される。ダミートランジスタＤ１４ａのソースの
Ｎ＋ 拡散層１１２はコンタクト孔１４４を介して多結
晶シリコン膜１２５ａに電気的に接続されることから、
これも接地電位に固定される。ダミーセル１０２ｂにつ
いても同様な構成となっており、接地配線１３３との接
続には、ダミートランジスタＤ１３ｂのチャネル領域に
設けられたダイレクトコンタクト孔１４１，第２層のＮ
＋ 型の多結晶シリコン膜１２５ｂ，コンタクト孔１４
４，１４９が介在している。
ダミートランジスタＤ１３ａ，ダミートランジスタＤ１
１ａ，ダミートランジスタＤ１１ｂ，ダミートランジス
タＤ１３ｂ等の上部に設けられている。ダミーセル１０
２ａにおいて、接地配線１３３は、コンタクト孔１４９
を介してダミートランジスタＤ１３ａのダミーゲート電
極１２４と電気的に接続し、コンタクト孔１４８を介し
てダミートランジスタＤ１１ａとダミートランジスタＤ
１１ｂとが共有するＮ＋ 拡散層１１２と接続している
。 ダミートランジスタＤ１３ａはチャネル領域にダイレク
トコンタクト孔１４１が設けられているため、これのダ
ミーゲート電極１２４とソース，ドレインのＮ＋ 拡散
層１１２とは短絡して接地電位に固定されることになる
。 ダミートランジスタＤ１４ａのドレインのＮ＋ 拡散層
１１２，ダミーゲート電極１２４は、ダイレクトコンタ
クト孔１４１を介して接地電位に固定される。ダミート
ランジスタＤ１３ａのダイレクトコンタクト孔１４１，
ダミートランジスタＤ１３ａのソースのＮ＋ 拡散層１
１２，コンタクト孔１４４を介して、第２層のＮ＋ 型
の多結晶シリコン膜１２５ａは接地配線１３３と電気的
に接続される。ダミートランジスタＤ１４ａのソースの
Ｎ＋ 拡散層１１２はコンタクト孔１４４を介して多結
晶シリコン膜１２５ａに電気的に接続されることから、
これも接地電位に固定される。ダミーセル１０２ｂにつ
いても同様な構成となっており、接地配線１３３との接
続には、ダミートランジスタＤ１３ｂのチャネル領域に
設けられたダイレクトコンタクト孔１４１，第２層のＮ
＋ 型の多結晶シリコン膜１２５ｂ，コンタクト孔１４
４，１４９が介在している。
【００１８】メモリセル１０１ａにおいては、第２層の
Ｎ＋ 型の多結晶シリコン膜１２５ａおよびコンタクト
孔１４４の介在により、駆動トランジスタＴ１３ａ，Ｔ
１４ａのソースのＮ＋ 拡散層１１２が接地配線１３３
に電気的に接続される。メモリセル１０１ｂについても
同様に、第２層のＮ＋ 型の多結晶シリコン膜１２５ｂ
およびコンタクト孔１４４の介在により、駆動トランジ
スタＴ１３ｂ，Ｔ１４ｂのソースのＮ＋ 拡散層１１２
が接地配線１３３に電気的に接続される。
Ｎ＋ 型の多結晶シリコン膜１２５ａおよびコンタクト
孔１４４の介在により、駆動トランジスタＴ１３ａ，Ｔ
１４ａのソースのＮ＋ 拡散層１１２が接地配線１３３
に電気的に接続される。メモリセル１０１ｂについても
同様に、第２層のＮ＋ 型の多結晶シリコン膜１２５ｂ
およびコンタクト孔１４４の介在により、駆動トランジ
スタＴ１３ｂ，Ｔ１４ｂのソースのＮ＋ 拡散層１１２
が接地配線１３３に電気的に接続される。
【００１９】次に、図３，図８を参照して、メモリセル
１０１ａとビット線１３１，１３２との接続と、メモリ
セル１０１ｂとビット線１３１，１３２との接続とを説
明する。ビット線１３１，１３２はアルミニウム膜から
なる。ビット線１３１は駆動トランジスタＴ１３ａ，ト
ランスファートランジスタＴ１１ａ，トランスファート
ランジスタＴ１１ｂ，駆動トランジスタＴ１３ｂの上部
に設けられ、ビット線１３２は駆動トランジスタＴ１４
ａ，トランスファートランジスタＴ１２ａ，トランスフ
ァートランジスタＴ１２ｂ，駆動トランジスタＴ１４ｂ
の上部に設けられている。ビット線１３１は、トランス
ファートランジスタＴ１１ａとトランスファートランジ
スタＴ１１ｂとが共有するＮ＋ 拡散層１１２に設けら
れたコンタクト孔１４２を介して、トランスファートラ
ンジスタＴ１１ａとトランスファートランジスタＴ１１
ｂとに電気的に接続する。同様に、ビット線１３２は、
トランスファートランジスタＴ１２ａとトランスファー
トランジスタＴ１２ｂとが共有するＮ＋ 拡散層１１２
に設けられたコンタクト孔１４３を介して、トランスフ
ァートランジスタＴ１２ａとトランスファートランジス
タＴ１２ｂとに電気的に接続する。駆動トランジスタＴ
１３ａ，Ｔ１４ａのフリップ・フロップ結合は、ダイレ
クトコンタクト孔１４１の介在により実現する。
１０１ａとビット線１３１，１３２との接続と、メモリ
セル１０１ｂとビット線１３１，１３２との接続とを説
明する。ビット線１３１，１３２はアルミニウム膜から
なる。ビット線１３１は駆動トランジスタＴ１３ａ，ト
ランスファートランジスタＴ１１ａ，トランスファート
ランジスタＴ１１ｂ，駆動トランジスタＴ１３ｂの上部
に設けられ、ビット線１３２は駆動トランジスタＴ１４
ａ，トランスファートランジスタＴ１２ａ，トランスフ
ァートランジスタＴ１２ｂ，駆動トランジスタＴ１４ｂ
の上部に設けられている。ビット線１３１は、トランス
ファートランジスタＴ１１ａとトランスファートランジ
スタＴ１１ｂとが共有するＮ＋ 拡散層１１２に設けら
れたコンタクト孔１４２を介して、トランスファートラ
ンジスタＴ１１ａとトランスファートランジスタＴ１１
ｂとに電気的に接続する。同様に、ビット線１３２は、
トランスファートランジスタＴ１２ａとトランスファー
トランジスタＴ１２ｂとが共有するＮ＋ 拡散層１１２
に設けられたコンタクト孔１４３を介して、トランスフ
ァートランジスタＴ１２ａとトランスファートランジス
タＴ１２ｂとに電気的に接続する。駆動トランジスタＴ
１３ａ，Ｔ１４ａのフリップ・フロップ結合は、ダイレ
クトコンタクト孔１４１の介在により実現する。
【００２０】次に、図５，図７，図８を参照して、メモ
リセル１０１ａ，１０１ｂと電源配線１３４との接続を
説明する。電源配線１３４はアルミニウム膜からなる。 電源配線１３４はダミートランズシタＤ１４ａ，ダミー
トランジスタＤ１２ａ，ダミートランジスタＤ１２ｂ，
ダミートランジスタＤ１４ｂ等の上部に設けられている
。電源配線１３４とダミートランズシタＤ１４ａ，ダミ
ートランジスタＤ１２ａ，ダミートランジスタＤ１２ｂ
，ダミートランジスタＤ１４ｂ等との間には、第３層の
Ｎ＋ 型の多結晶シリコン膜１２６が介在する。コンタ
クト孔１４７を介して、電源配線１３４と多結晶シリコ
ン膜１２６とは電気的に接続している。多結晶シリコン
膜１２６は第３層の高抵抗の多結晶シリコン膜１２７と
接続している。コンタクト孔１４６を介して、駆動トラ
ンジスタＴ１３ａ，Ｔ１４ａ，Ｔ１３ｂ，Ｔ１４ｂのゲ
ート電極１２３と多結晶シリコン膜１２７とは接続して
いる。多結晶シリコン膜１２７はこれら駆動トランジス
タの負荷抵抗として機能する。多結晶シリコン膜１２７
の形成方法について説明する。第３層の高抵抗の多結晶
シリコン膜を全面に堆積し、これをパターニングした後
、多結晶シリコン膜１２７を形成する部分にのみこれを
覆うシリコン窒化膜１１７を被着する。その後、シリコ
ン窒化膜１１７で覆われていない部分にのみＮ型の不純
物を導入し、多結晶シリコン膜１２６，１２７を形成す
る。
リセル１０１ａ，１０１ｂと電源配線１３４との接続を
説明する。電源配線１３４はアルミニウム膜からなる。 電源配線１３４はダミートランズシタＤ１４ａ，ダミー
トランジスタＤ１２ａ，ダミートランジスタＤ１２ｂ，
ダミートランジスタＤ１４ｂ等の上部に設けられている
。電源配線１３４とダミートランズシタＤ１４ａ，ダミ
ートランジスタＤ１２ａ，ダミートランジスタＤ１２ｂ
，ダミートランジスタＤ１４ｂ等との間には、第３層の
Ｎ＋ 型の多結晶シリコン膜１２６が介在する。コンタ
クト孔１４７を介して、電源配線１３４と多結晶シリコ
ン膜１２６とは電気的に接続している。多結晶シリコン
膜１２６は第３層の高抵抗の多結晶シリコン膜１２７と
接続している。コンタクト孔１４６を介して、駆動トラ
ンジスタＴ１３ａ，Ｔ１４ａ，Ｔ１３ｂ，Ｔ１４ｂのゲ
ート電極１２３と多結晶シリコン膜１２７とは接続して
いる。多結晶シリコン膜１２７はこれら駆動トランジス
タの負荷抵抗として機能する。多結晶シリコン膜１２７
の形成方法について説明する。第３層の高抵抗の多結晶
シリコン膜を全面に堆積し、これをパターニングした後
、多結晶シリコン膜１２７を形成する部分にのみこれを
覆うシリコン窒化膜１１７を被着する。その後、シリコ
ン窒化膜１１７で覆われていない部分にのみＮ型の不純
物を導入し、多結晶シリコン膜１２６，１２７を形成す
る。
【００２１】本実施例では、配線領域の下に設けられた
ダミーセルの素子形成領域およびダミーゲート電極のパ
ターンが、左右に隣接するメモリセルの間の素子形成領
域およびゲート電極のパターンの関係と同様に、隣接す
るメモリセルの素子形成領域およびゲート電極のパター
ンと鏡像関係にあるため、これらのパターンの連続性が
途切れることは避けられる。このため、マイクロ・ロー
ディング効果による影響は緩和される。また、ダミーセ
ルを構成するダミートランジスタの接続が上述のように
なっているため、各ダミートランジスタにおける少なく
とも１つの端子は接地電位に固定されている。
ダミーセルの素子形成領域およびダミーゲート電極のパ
ターンが、左右に隣接するメモリセルの間の素子形成領
域およびゲート電極のパターンの関係と同様に、隣接す
るメモリセルの素子形成領域およびゲート電極のパター
ンと鏡像関係にあるため、これらのパターンの連続性が
途切れることは避けられる。このため、マイクロ・ロー
ディング効果による影響は緩和される。また、ダミーセ
ルを構成するダミートランジスタの接続が上述のように
なっているため、各ダミートランジスタにおける少なく
とも１つの端子は接地電位に固定されている。
【００２２】図９，図１０は本発明の第２の実施例を説
明するための図である。図９（ａ）は本実施例を説明す
るとめの平面模式図であり、図９（ｂ）は本実施例を説
明するとめの回路図である。図１０は図９（ａ）におけ
る線分Ｄ−Ｄ’での断面図である。
明するための図である。図９（ａ）は本実施例を説明す
るとめの平面模式図であり、図９（ｂ）は本実施例を説
明するとめの回路図である。図１０は図９（ａ）におけ
る線分Ｄ−Ｄ’での断面図である。
【００２３】本実施例では、図９に示すように、メモリ
セルは一対の負荷抵抗と一対の駆動トランジスタＴ１３
ｃ，Ｔ１４ｃと一対のトランスファートランジスタＴ１
１ｃ，Ｔ１２ｃとから構成されている。トランジスタ間
の接続は第１の実施例と同様である。また、ダミーセル
はダミートランジスタＤ１１ｃ，Ｄ１２ｃ，Ｄ１３ｃ，
Ｄ１４ｃとから構成され、これらの接続も第１の実施例
と同様である。本実施例と第１の実施例との違いは、図
９（ａ），図１０に示すように、接地配線１３３と第２
層のＮ＋ 型の多結晶シリコン膜１２５ｃとの接続方法
にある。すなわち、接地配線１３３は、コンタクト孔１
４５を介して、多結晶シリコン膜１２５ｃと接続してい
る。多結晶シリコン膜１２５ｃは、コンタクト孔１４４
を介してダミートランジスタＤ１３ｃ，Ｄ１４ｃのＮ＋
拡散層１１２と接続し、コンタクト孔１４４を介して
駆動トランジスタＴ１３ｃ，Ｔ１４ｃのソースとなるＮ
＋ 拡散層１１２と接続している。ダミーセルにおける
回路接続は、第１の実施例と同様に、ダミートランジス
タＤ１３ｃのチャネル領域にダイレクトコンタクト孔１
４１を設けることにより、実現される。
セルは一対の負荷抵抗と一対の駆動トランジスタＴ１３
ｃ，Ｔ１４ｃと一対のトランスファートランジスタＴ１
１ｃ，Ｔ１２ｃとから構成されている。トランジスタ間
の接続は第１の実施例と同様である。また、ダミーセル
はダミートランジスタＤ１１ｃ，Ｄ１２ｃ，Ｄ１３ｃ，
Ｄ１４ｃとから構成され、これらの接続も第１の実施例
と同様である。本実施例と第１の実施例との違いは、図
９（ａ），図１０に示すように、接地配線１３３と第２
層のＮ＋ 型の多結晶シリコン膜１２５ｃとの接続方法
にある。すなわち、接地配線１３３は、コンタクト孔１
４５を介して、多結晶シリコン膜１２５ｃと接続してい
る。多結晶シリコン膜１２５ｃは、コンタクト孔１４４
を介してダミートランジスタＤ１３ｃ，Ｄ１４ｃのＮ＋
拡散層１１２と接続し、コンタクト孔１４４を介して
駆動トランジスタＴ１３ｃ，Ｔ１４ｃのソースとなるＮ
＋ 拡散層１１２と接続している。ダミーセルにおける
回路接続は、第１の実施例と同様に、ダミートランジス
タＤ１３ｃのチャネル領域にダイレクトコンタクト孔１
４１を設けることにより、実現される。
【００２４】本実施例は、接地配線１３３と駆動トラン
ジスタＴ１３ｃ，Ｔ１４ｃのソースとの接続に介在する
ものが第１の実施例より少ないため、接地配線とメモリ
セルとの間のコンタクト抵抗は第１の実施例より低減さ
れる。
ジスタＴ１３ｃ，Ｔ１４ｃのソースとの接続に介在する
ものが第１の実施例より少ないため、接地配線とメモリ
セルとの間のコンタクト抵抗は第１の実施例より低減さ
れる。
【００２５】なお、第１，第２の実施例はＭＯＳトラン
ジスタによるＳＲＡＭに本発明を適用した例であるが、
本発明は他の半導体記憶装置，例えばＤＲＡＭ，バイポ
ーラトランジスタによるＳＲＡＭ，Ｂｉ−ＣＭＯＳによ
るＳＲＡＭ，マスクＲＯＭ，不揮発性メモリ，等にも適
用できる。
ジスタによるＳＲＡＭに本発明を適用した例であるが、
本発明は他の半導体記憶装置，例えばＤＲＡＭ，バイポ
ーラトランジスタによるＳＲＡＭ，Ｂｉ−ＣＭＯＳによ
るＳＲＡＭ，マスクＲＯＭ，不揮発性メモリ，等にも適
用できる。
【００２６】
【発明の効果】以上説明したように本発明の半導体記憶
装置は、接地配線および電源配線からなる配線領域の下
に、少なくとも素子形成領域の形状がメモリセルのそれ
と同じになるダミーセルを設けることにより、配線領域
に隣接した部分におけるメモリセルを構成する素子の寸
法が目標値よりずれるマイクロ・ローディング効果を低
減することが可能となる。例えば、ＭＯＳトランジスタ
による構成されるＳＲＡＭにおいて、特に従来みられた
配線領域に隣接した部分における駆動トランジスタのゲ
ート長，ゲート幅が太ることによる記憶データの反転の
発生を防止するには有効である。
装置は、接地配線および電源配線からなる配線領域の下
に、少なくとも素子形成領域の形状がメモリセルのそれ
と同じになるダミーセルを設けることにより、配線領域
に隣接した部分におけるメモリセルを構成する素子の寸
法が目標値よりずれるマイクロ・ローディング効果を低
減することが可能となる。例えば、ＭＯＳトランジスタ
による構成されるＳＲＡＭにおいて、特に従来みられた
配線領域に隣接した部分における駆動トランジスタのゲ
ート長，ゲート幅が太ることによる記憶データの反転の
発生を防止するには有効である。
【図１】本発明の第１の実施例を説明するための平面模
式図である。
式図である。
【図２】本発明の第１の実施例を説明するための回路図
である。
である。
【図３】本発明の第１の実施例を説明するための平面模
式図である。
式図である。
【図４】本発明の第１の実施例を説明するための平面模
式図である。
式図である。
【図５】本発明の第１の実施例を説明するための平面模
式図である。
式図である。
【図６】本発明の第１の実施例を説明するための断面図
であり、図１，図３，図４，図５における線分Ａ−Ａ’
での断面図である。
であり、図１，図３，図４，図５における線分Ａ−Ａ’
での断面図である。
【図７】本発明の第１の実施例を説明するための断面図
であり、図１，図３，図４，図５における線分Ｂ−Ｂ’
での断面図である。
であり、図１，図３，図４，図５における線分Ｂ−Ｂ’
での断面図である。
【図８】本発明の第１の実施例を説明するための断面図
であり、図１，図３，図４，図５における線分Ｃ−Ｃ’
での断面図である。
であり、図１，図３，図４，図５における線分Ｃ−Ｃ’
での断面図である。
【図９】本発明の第２の実施例を説明するための図であ
り、分図（ａ）は平面模式図，分図（ｂ）は回路図であ
る。
り、分図（ａ）は平面模式図，分図（ｂ）は回路図であ
る。
【図１０】本発明の第２の実施例を説明するための断面
図であり、図９（ａ）における線分Ｄ−Ｄ’での断面図
である。
図であり、図９（ａ）における線分Ｄ−Ｄ’での断面図
である。
【図１１】従来の半導体記憶装置を説明するための平面
模式図である。
模式図である。
【図１２】従来の半導体記憶装置を説明するための平面
模式図である。
模式図である。
【図１３】従来の半導体記憶装置を説明するための平面
模式図である。
模式図である。
１０１ａ，１０１ｂ，１０１ｃ，２０１ａ，２０１ｂ
メモリセル １０２ａ，１０２ｂ，１０２ｃ ダミーセル１１
１，２１１ 素子形成領域 １１２ Ｎ＋ 拡散層 １１３ Ｎ型シリコン基板 １１４ Ｐウェル １１５ フィールド酸化膜 １１６ ゲート酸化膜 １１７ シリコン窒化膜 １２１，１２２，２２１，２２２ ワード線１２
３，２２３ ゲート電極 １２４ ダミーゲート電極 １２５ａ，１２５ｂ，１２５ｃ，１２６，１２７，２２
５ａ，２２５ｂ，２２６，２２７ 多結晶シリコ
ン膜１３１，１３２，２３１，２３２ ビット線
１３３，２３３ 接地配線 １３４，２３４ 電源配線
メモリセル １０２ａ，１０２ｂ，１０２ｃ ダミーセル１１
１，２１１ 素子形成領域 １１２ Ｎ＋ 拡散層 １１３ Ｎ型シリコン基板 １１４ Ｐウェル １１５ フィールド酸化膜 １１６ ゲート酸化膜 １１７ シリコン窒化膜 １２１，１２２，２２１，２２２ ワード線１２
３，２２３ ゲート電極 １２４ ダミーゲート電極 １２５ａ，１２５ｂ，１２５ｃ，１２６，１２７，２２
５ａ，２２５ｂ，２２６，２２７ 多結晶シリコ
ン膜１３１，１３２，２３１，２３２ ビット線
１３３，２３３ 接地配線 １３４，２３４ 電源配線
Claims (7)
- 【請求項１】 格子状に配列されたメモリセル，ビッ
ト線，前記ビット線に概略平行な接地配線並びに電源配
線，および前記ビット線に概略直交するワード線とを有
し、前記ビット線に平行な方向に所定ビット数毎に設け
られた前記メモリセルの空隙に前記接地配線および前記
電源配線の配線領域が形成された半導体記憶装置におい
て、前記接地配線および前記電源配線の前記配線領域に
疑似メモリセルを有することを特徴とする半導体記憶装
置。 - 【請求項２】 前記疑似メモリセルが前記接地配線お
よび前記ワード線との電気的な接続点を有することを特
徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記疑似メモリセルを構成する素子の
一端が前記接地配線との電気的な接続点を有することを
特徴とする請求項２記載の半導体記憶装置。 - 【請求項４】 前記疑似メモリセルの素子形成領域の
形状が前記メモリセルの素子形成領域の形状と概略同一
であることを特徴とする請求項２記載の半導体記憶装置
。 - 【請求項５】 前記疑似メモリセルの素子形成領域の
形状が前記メモリセルの素子形成領域の形状と概略同一
であることを特徴とする請求項３記載の半導体記憶装置
。 - 【請求項６】 前記メモリセルを構成する素子にＭＯ
Ｓトランジスタが含まれる半導体記憶装置において、前
記疑似メモリセルのゲート電極の形状が前記メモリセル
のゲート電極の形状と概略同一であることを特徴とする
請求項４記載の半導体記憶装置。 - 【請求項７】 前記メモリセルを構成する素子にＭＯ
Ｓトランジスタが含まれる半導体記憶装置において、前
記疑似メモリセルのゲート電極の形状が前記メモリセル
のゲート電極の形状と概略同一であることを特徴とする
請求項５記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09092191A JP3200862B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09092191A JP3200862B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04322460A true JPH04322460A (ja) | 1992-11-12 |
| JP3200862B2 JP3200862B2 (ja) | 2001-08-20 |
Family
ID=14011895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09092191A Expired - Fee Related JP3200862B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3200862B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6084256A (en) * | 1996-04-10 | 2000-07-04 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| US6295222B2 (en) | 2000-01-28 | 2001-09-25 | Mitsubishi Kabushiki Kaisha | Semiconductor memory device with two layers of bit lines |
-
1991
- 1991-04-23 JP JP09092191A patent/JP3200862B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6084256A (en) * | 1996-04-10 | 2000-07-04 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| US6295222B2 (en) | 2000-01-28 | 2001-09-25 | Mitsubishi Kabushiki Kaisha | Semiconductor memory device with two layers of bit lines |
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| JP3200862B2 (ja) | 2001-08-20 |
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