JPH0432312A - コンパレータ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、低い電源電圧、基準電圧で、比較対象となる
入力電圧が広範囲に変動しても正常に動作するコンパレ
ータ回路に関する。

〔従来の技術〕

第２図、第３図、第４図、第５図はそれぞれ従来のコン
パレータ回路の例を示す。

第２図に示すものは、それぞれのエミッタが定電流回路
１を介して電源に接続された差動回路の一方のＰＮＰ　
）ランジスタＱ、のベースに入力電圧が印加される入力
端子８が接続され、他方のＰＮＰ）ランジスタＱ２のベ
ースに基準電圧が印加される入力端子９が接続され、Ｑ
ｌのコレクタが接地され、Ｑ、のコレクタがエミッタが
接地されたＰＮＰ）ランジスタＱ８のコレクタ、ベース
に接続され、Ｑ、とカレントミラー構成に接続されたＰ
ＮＰ　）ランジスタＱ、のコレクタが定電流回路２を介
して電源に接続され、このコレクタに出力端子１０が接
続されたものである。

この回路では、入力電圧をＶＩＮ、基準電圧を■ｌ！４
、Ｑｌｌのベース・エミッタ間順方向電圧をＶＩＥＩＩ
　とすると、ＶＢＥＩＩ　≦Ｖ＊ｉＦ＜　Ｖ　ＩＮ（７
）とき、Ｑ、、Ｑ、がオンとなり、出力電圧■。Ｉ、ア
が“Ｌ″レベルなるや 逆に、Ｖ、、４＜Ｖ□、のときは、Ｑ、、Ｑ、がオフと
なり、出力電圧■。ＬＩＴが“Ｈ”レベルになる。

第３図に示すものは、差動回路のベースに入力電圧が印
加される側のトランジスタＱ１のコレクタにカレントミ
ラー回路のトランジスタＱ、。が接続されたものである
。

この回路では、Ｑ　＋　ｏのベース・エミッタ間順方・
向電圧をＶＩＩＥＩＯとすると、ＶＩＥＩＯ≦Ｖ　ＩＮ
＜　Ｖ　ＩＥＦのとき、Ｑ、。、ＱＩｌがオンとなり、
出力電圧■。Ｕ。

がパＬ′”レベルになり、逆に、Ｖ　ＩＮ＞　Ｖ　ＲＥ
Ｆのときは、Ｑ、。＋ＱＩ＋がオフとなり、出力電圧■
。ＬＩＴが“Ｈ′”レベルになる。

第４図に示す回路では、ＶＩＮ＞ＶＲＥＦのとき、Ｑ、
、Ｑ＋ｚ、Ｑ、３．Ｑ、、がオン、Ｑ、、Ｑ、、。

Ｑ　ｒ　ｓ、Ｑ　Ｉ　＆　ｌ　Ｑ　＋　７がオフとなり
、出力電圧ｖｏｕｔがＬ”レベルになる。

逆に、■ＸＮ＞Ｖ□、のときは、Ｑ　＋　＋　　Ｑ＋ｚ
。

Ｑ　＋３＋　　Ｑ＋ｅがオフ、Ｑｚ　＋　　Ｑ１４１　
　ＱＩＳＩ　　ＱＩ４１Ｑｌ、がオンとなり、出力電圧
■。０アがＨ”レベルになる。

第５図に示す回路では、ＶＩＮ＜ＶＩＥＦのとき、Ｑｔ
ｏ、Ｑｚ５がオフ％　Ｑ　ｌ　９　Ｔ　　Ｑ　ｚ　＋　
＋　　Ｑ　ｚ　ｚ　＋　　Ｑ　ｔ　ｓ　ｒＱｔｓがオン
となり、出力電圧■。。、が“Ｌ”レベルになる。逆に
ＶＩＮ＜ＶｏＦのときは、ＱＩ９＋Ｑｚ　ｏ　＋　　Ｑ
　ｚ　ａ　！　　Ｑ　ｔ　ｓがオン、Ｑ　ｔ　Ｉ＋　　
Ｑ　ｔ　ｚ　＋　　Ｑ　ｚ　ｓがオフとなり、出力電圧
が゛Ｈ″レベルになる。

〔発明が解決しようとする課題〕

第２図に示す回路では、電源電圧ＶＣＣをＶ　ＲＥＦ＋
Ｖｉ＋ｔｚ　＋Ｖｓｓｔ＋程度に低くできる利点がある
が、ＶＲＥＦ　＜ＶＩＥ８　（７）条件のときは、たと
えＶＩ、ｌ〉Ｖ　ｌｌ、、となってもＱ、、Ｑ、がオン
にならず、出力電圧■。０．が“Ｌ”にならないという
欠点があった。■□２．Ｖ□８はそれぞれ（ｈ　、Ｑｓ
のベース・エミッタ間順方向電圧、■□、は定電流回路
１のトランジスタの飽和電圧である。

第３図に示す回路では、電源電圧ＶＣＣを■□１＋■Ｉ
ＩＥ□＋Ｖ　ｓ＋ａｔｌ程度に低くできる利点があるが
、Ｖ　ＩＮ＜　ＶＩＩＥＩＯの条件のときは、たとえ”
ｉｓ＜Ｖ＊ｉｙとなってもＱ、。、ＱＩＩがオンになら
ず、出力電圧ＶＯＩＩＴが“Ｌ”にならないという欠点
があった。

ＶＢ□。はＱ、。のベース・エミッタ間順方向電圧であ
る。

第４図に示す回路では、入力電圧ＶＩＮ、基準電圧Ｖ　
ＪＩＥＦがＯ■に近い電圧でも動作する利点があるが、
電源電圧ＶＣＣがｖ＊ｔｒ　＋　ＶＩＥＩ６＋ＶｌｌＥ
＋？＋Ｖ　ｓａｔ＋よりも高くないと機能しないという
欠点があった。■□５１．■。、６はそれぞれＱ　Ｉ　
？　ｌ　Ｑ　Ｉｂのベース・エミッタ間順方向電圧であ
る。

第５図に示す回路では、入力電圧ＶＩＮ、基準電圧Ｖｊ
ｌＥＦが低い電圧（約Ｖｓｍｔ？）でも動作し、そのう
え、電源電圧ＶＣＣをＶ　ＲＥＦ　＋　Ｖ　ＷＥ！４　
＋　Ｖ　ｓａｔ＆もしくはＶＩＩＥＦ　＋　ｖｇＥｚ＋
＋　ＶｍＥ２３程度に低（できる利点があるが、ＶＩＮ
がＶＣＣ−ＶｓａｔＳよりも高い条件のときは、たとえ
Ｖ　ＩＮ＞　Ｖ　ＲＥＦとなってもＱ２゜ｒＱｔｓがオ
ンにならず、出力電圧ＶＯＩＩＴが１１Ｈ”にならない
という欠点があった。■。Ｚ＋＋■１□８．■。２４は
それぞれＱｚ　ｌｒ　Ｑ　ｔ　ｓ　＋　Ｑ　ｔ　４のベ
ース・エミッタ間順方向電圧、Ｖ　ｓｓい＋　ＶＳａｔ
＆ｖＶ　ｍａｔ？はそれぞれ定電流回路５，６．７のト
ランジスタの飽和電圧である。

本発明は上記のそれぞれの欠点を解消するためになされ
たもので、低い基準電圧、電源電圧で、しかも、広い範
囲の入力電圧で正常に動作するコンパレータ回路を提供
することを目的とする。

〔課題を解決するための手段〕

本発明のコンパレータ回路は、差動回路の入力電圧が印
加される側のトランジスタＱ、のコレクタが接地され、
基準電圧が印加される側のトランジスタＱ２のコレクタ
がエミッタが抵抗Ｒ５を介して接地されたトランジスタ
Ｑ、のコレクタに接続され、上記Ｑ３のベースが抵抗Ｒ
２を介してベース、コレクタが定電流回路を介して電源
に接続されエミッタが抵抗Ｒ３を介して接地されたトラ
ンジスタＱ４のベースに接続されるとともに、工ミッタ
が該Ｑ３のエミッタに接続されたトランジスタＱ５のベ
ースに接続され、上記Ｑ、及びＱ。

のエミッタが抵抗Ｒ９を介して接地され、上記Ｑ、のコ
レクタがエミッタが電源に接続されたトランジスタＱ６
のコレクタ、ベースに接続され、上記Ｑ、にカレントミ
ラー構成に接続されたトランジスタＱフのコレクタが定
電流回路を介して接地され、上記Ｑ、のコレクタから出
力が取り出される構成としたものである。

〔実施例〕

第１図は本発明の一実施例を示す。

図において第２図、第３図、第４図、第５図の符号と同
一符号は同一または相当するものを示し、１．３．４は
定電流回路、８，９は入力端子、１０は出力端子、Ｑ、
、Ｑ、、Ｑ、、Ｑ、はＰＮＰトランジスタ、Ｑ！　、Ｑ
４．ＱｓはＮＰＮ）ランジスタ、Ｒ，、Ｒ，、Ｒ，は抵
抗である。

この回路では、Ｖ、Ｎ＜Ｖ□、のとき、Ｑ、がオン、Ｑ
、、Ｑ、がオフとなり、Ｖ　Ｉ　Ｎ　＞　Ｖ　ＩＥＦの
ときは、Ｑ、がオフ、Ｑ、、Ｑ、がオンとなる。

Ｑ、、Ｑ、がオンとなったとき、Ｑ、にベース電流が流
れることにより、Ｑ、のベース電流が減り、■、〈■、
ＩＥＦのときに比べ、Ｑ、のベース電流が減り、Ｑ、の
コレクタ電流が小さくなる。

定電流回路３の電流値をＶ、Ｎ＜Ｖえ、ＦのときとＶ、
Ｎ＜Ｖえ、ＦのときのＱ、のコレクタ電流値の間に設定
すれば、Ｖ、Ｎ＜Ｖえ１．のとき■。ゎ、は“Ｈ”レベ
ル、Ｖ、Ｎ＜Ｖ□、のとき■。ＵＴは“Ｌ”レベルにな
る。

そして、０≦ｖ１Ｎの広い範囲の入力電圧で動作し、し
かも、■、。十Ｖ□≦Ｖ　ＩＩＥＦのように低い基準電
圧で正常に動作する。また、電源電圧ｖｃｅはＶ＋ｔｚ
ｙ　＋　ＶＢｔｚ　＋　Ｖ□、程度であればよ（、低い
電源電圧で動作する。Ｖ　＄１１ｔ３＋　　ｖｓａｔ＋
はそれぞれＱｓ、定電流回路１のトランジスタの飽和電
圧、■。２はＱ２のベース・エミッタ間順方向電圧、■
１は抵抗Ｒ１による降下電圧である。

〔発明の効果〕

以上説明したように、本発明によれば、低い電源電圧、
基準電圧、広い範囲の入力電圧の場合でも、正常に動作
することになる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図、第３
図、第４図、第５図はそれぞれ従来のこの種のコンパレ
ータ回路の例を示す回路図である。 １．３．４・・・定電流回路、８．９・・・入力端子、
ｉ　ｏ　・・・出力端子、ＱＩＩ　Ｑｚ、Ｑ３１　Ｑ４
１　ＱＳＩＱ＆、・Ｑフ・・・トランジスタ、Ｒ＋　、
Ｒｚ　、Ｒ３・・・抵抗。 なお各図中同一符号は同一または相当するものを示す。 特許出願人　　新日本無線株式会社

Claims (1)

【特許請求の範囲】
1. 差動回路の入力電圧が印加される側のトランジスタＱ＿
   １のコレクタが接地され、基準電圧が印加される側のト
   ランジスタＱ＿２のコレクタがエミッタが抵抗Ｒ＿１を
   介して接地されたトランジスタＱ＿３のコレクタに接続
   され、上記Ｑ＿３のベースが抵抗Ｒ＿２を介して、コレ
   クタが定電流回路を介して電源に接続されエミッタが抵
   抗Ｒ＿３を介して接地されたトランジスタＱ＿４のベー
   スに接続されるとともに、エミッタが該Ｑ＿３のエミッ
   タに接続されたトランジスタＱ＿５のベースに接続され
   、上記Ｑ＿３及びＱ＿５のエミッタが抵抗Ｒ＿１を介し
   て接地され、上記Ｑ＿５のコレクタがエミッタが電源に
   接続されたトランジスタＱ＿６のコレクタ、ベースに接
   続され、上記Ｑ＿６にカレントミラー構成に接続された
   トランジスタＱ＿７のコレクタが定電流回路を介して接
   地され、上記Ｑ＿７のコレクタから出力が取り出される
   コンパレータ回路。