JPH0432313A - 出力回路 - Google Patents
出力回路Info
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- JPH0432313A JPH0432313A JP2137204A JP13720490A JPH0432313A JP H0432313 A JPH0432313 A JP H0432313A JP 2137204 A JP2137204 A JP 2137204A JP 13720490 A JP13720490 A JP 13720490A JP H0432313 A JPH0432313 A JP H0432313A
- Authority
- JP
- Japan
- Prior art keywords
- output
- power supply
- level
- diode
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は、出力側に付加されるインダクタンス成分の
影響を抑制するようにした出力回路に関する。
影響を抑制するようにした出力回路に関する。
（従来の技術）
バッファ回路や出力段に用いられる回路と（７ては、例
えば第２図に示すような出力回路が従来から多用されて
いる。
えば第２図に示すような出力回路が従来から多用されて
いる。
第２図はＣＭＯ３で構成された出力回路の回路構成を示
す図である。第２図において、出力回路は、電源ｖＤＤ
とグランドとの間に直列接続されたＰチャネルのＦＥＴ
（電界効果トランジスタ）ＰｌとＮチャネルのＦＥＴ
ＮＩとて構成され、共通に接続されたゲート端子を入力
端子ＩＮとｊ７、直列接続点を出力端子ＯＵＴとしてい
る。
す図である。第２図において、出力回路は、電源ｖＤＤ
とグランドとの間に直列接続されたＰチャネルのＦＥＴ
（電界効果トランジスタ）ＰｌとＮチャネルのＦＥＴ
ＮＩとて構成され、共通に接続されたゲート端子を入力
端子ＩＮとｊ７、直列接続点を出力端子ＯＵＴとしてい
る。
このような出力回路が実際に様々な回路、装置等に組込
まれた場合には、第２図に示すように、出力端子ＯＵＴ
には、配線に含まれる寄生のインダクタンス（Ｌｃ）成
分が付加されることになる。
まれた場合には、第２図に示すように、出力端子ＯＵＴ
には、配線に含まれる寄生のインダクタンス（Ｌｃ）成
分が付加されることになる。
このようなインダクタンス成分が出力端子ＯＵＴに付加
されると、入力信号のレベル変化による出力電位のレベ
ル遷移において、インダクタンス成分りと遷移電流ｉと
によって、−Ｌ ｄ ｉ ／ ｄ ｔで示す逆起電力が
生じる。これにより、出力電位は第３図の点線に示すよ
うに、また、出力電流は第４図の点線に示すように、主
要な遷移に後続（−で最終定常値の前後を減衰的に振動
する過渡現象（リンギング）が生じる。
されると、入力信号のレベル変化による出力電位のレベ
ル遷移において、インダクタンス成分りと遷移電流ｉと
によって、−Ｌ ｄ ｉ ／ ｄ ｔで示す逆起電力が
生じる。これにより、出力電位は第３図の点線に示すよ
うに、また、出力電流は第４図の点線に示すように、主
要な遷移に後続（−で最終定常値の前後を減衰的に振動
する過渡現象（リンギング）が生じる。
このようなリンギングにあって、出力電位はその最終定
常値に対する行過ぎ量が大きいと、次段回路の（〜きい
値を越えるおそれがあり、誤動作を引起こす要因となる
。一方、出力電流は第４図に示すように過大なものとな
り、消費電力の増加を招くことになる。
常値に対する行過ぎ量が大きいと、次段回路の（〜きい
値を越えるおそれがあり、誤動作を引起こす要因となる
。一方、出力電流は第４図に示すように過大なものとな
り、消費電力の増加を招くことになる。
そこで、上記した不具合な点を解消するために、第５図
に示す回路構成が提案されている。
に示す回路構成が提案されている。
第５図に示す回路構成の特徴とするところは、第２図に
示した回路構成に比して、ダイオ−ドＤＰ１を電源ＶＤ
ＤからＦＥＴＰＩに対して順方向となるように挿入し、
ダイオードＤＮＩをＦＥＴＮ１からグランドに対１．て
順方向となるように挿入したことにある。
示した回路構成に比して、ダイオ−ドＤＰ１を電源ＶＤ
ＤからＦＥＴＰＩに対して順方向となるように挿入し、
ダイオードＤＮＩをＦＥＴＮ１からグランドに対１．て
順方向となるように挿入したことにある。
このような構成にあっては、出力電位の遷移時に出力端
子ＯＵＴから電源ｖＤＤ及び、グランドから出力端子Ｏ
ＵＴへ流れようとする通常動作とは逆の電流を防止する
とともに、過大な電流を減少させるようにしている。こ
れにより、第３図の点線に示すように、出力電位のリン
ギングノイズを抑制することができる。
子ＯＵＴから電源ｖＤＤ及び、グランドから出力端子Ｏ
ＵＴへ流れようとする通常動作とは逆の電流を防止する
とともに、過大な電流を減少させるようにしている。こ
れにより、第３図の点線に示すように、出力電位のリン
ギングノイズを抑制することができる。
しかしながら、このような構成にあっては、第３図に示
すように、出力電位はそのハイレベルが電源ＶＤＤの電
位からダイオードのビルトイン電圧（Ｖｐ ）分だけ低
下し、ロウレベルがグランドの電位からビルトイン電圧
骨だけ上昇してしまう。
すように、出力電位はそのハイレベルが電源ＶＤＤの電
位からダイオードのビルトイン電圧（Ｖｐ ）分だけ低
下し、ロウレベルがグランドの電位からビルトイン電圧
骨だけ上昇してしまう。
このため、ダイオードのビルトイン電圧■、を０．７Ｖ
程度とすると、出力電位のロウレベルは０．７ｖ以下に
は降下することができなくなる。
程度とすると、出力電位のロウレベルは０．７ｖ以下に
は降下することができなくなる。
したがって、出力電位のロウレベル■。＋−ヲ０．４■
とした時の出力電流が設定できず、ＴＴＬレベルで動作
する回路と直接インターフェイスすることが不可能とな
る。
とした時の出力電流が設定できず、ＴＴＬレベルで動作
する回路と直接インターフェイスすることが不可能とな
る。
（発明が解決しようとする課題）
以上説明したように、第２図に示したような従来の出力
回路にあっては、出力電位の遷移時に過大な電流が流れ
たり、比較的大きなリンギングノイズが発生するおそれ
があり、消費電力の増大や誤動作の原因を招いていた。
回路にあっては、出力電位の遷移時に過大な電流が流れ
たり、比較的大きなリンギングノイズが発生するおそれ
があり、消費電力の増大や誤動作の原因を招いていた。
一方、第５図に示（７たような従来の出力回路にあって
は、上記不具合は解消できるが、ＴＴＬデバイス等の動
作１ノベルが異なる回路と直接インターフェースするこ
とができず、使用範囲を狭めていた。
は、上記不具合は解消できるが、ＴＴＬデバイス等の動
作１ノベルが異なる回路と直接インターフェースするこ
とができず、使用範囲を狭めていた。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、誤動作抑制による信頼性の
向上及び、適用範囲の拡大を図った出力回路を提供する
ことにある。
、その目的とするところは、誤動作抑制による信頼性の
向上及び、適用範囲の拡大を図った出力回路を提供する
ことにある。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために、この発明は、入力信号に応
じて高位電源あるいは低位電源の電位を選択的に出力す
る論理部と、前記論理部と前記高位電源との間に、前記
高位電源から前記論理部に対して順方向となるように接
続された第１のダイオードと、前記論理部と前記低位電
源との間に、前記論理部から前記低位電源に対して順方
向となるように接続された第２のダイオードと、前記第
１のダイオードに並列接続された第１導電型の電界効果
トランジスタ（ＦＥＴ）と、前記第２のダイオードに並
列接続された第２導電型のＦＥＴと、前記論理部の出力
を遅延した遅延信号によって前記第１及び第２導電型の
ＦＥＴを導通制御する遅延制御部とから構成される。
じて高位電源あるいは低位電源の電位を選択的に出力す
る論理部と、前記論理部と前記高位電源との間に、前記
高位電源から前記論理部に対して順方向となるように接
続された第１のダイオードと、前記論理部と前記低位電
源との間に、前記論理部から前記低位電源に対して順方
向となるように接続された第２のダイオードと、前記第
１のダイオードに並列接続された第１導電型の電界効果
トランジスタ（ＦＥＴ）と、前記第２のダイオードに並
列接続された第２導電型のＦＥＴと、前記論理部の出力
を遅延した遅延信号によって前記第１及び第２導電型の
ＦＥＴを導通制御する遅延制御部とから構成される。
（作用）
上記構成において、この発明は、出力信号の遷移におい
て、出力信号の電位が一方の電源電位から他方の電源電
位イ」近に近づいた時に、第１あるいは第２のダイオー
ドを短絡させるようにしている。
て、出力信号の電位が一方の電源電位から他方の電源電
位イ」近に近づいた時に、第１あるいは第２のダイオー
ドを短絡させるようにしている。
（実施例）
以下、図面を用いてこの発明の詳細な説明する。
第１図はこの発明の一実施例に係わる出力回路の回路構
成を示す図である。
成を示す図である。
第１図において、出力回路は、入力端子ＩＮに与えられ
る入力信号に応じて高位側電位あるいは低位側電位を出
力端子ＯＵＴに選択出力する論理部１と、出力端子ＯＵ
Ｔに出力される出力信号を遅延する遅延部２Ｐ、２Ｎと
、整流機能を有するダイオードＤＰ２．ＤＮ２と、これ
らのダイオードＤＰ２．ＤＮ２をバイパス制御するＦＥ
ＴＰ３゜Ｎ３とを備えて構成されている。
る入力信号に応じて高位側電位あるいは低位側電位を出
力端子ＯＵＴに選択出力する論理部１と、出力端子ＯＵ
Ｔに出力される出力信号を遅延する遅延部２Ｐ、２Ｎと
、整流機能を有するダイオードＤＰ２．ＤＮ２と、これ
らのダイオードＤＰ２．ＤＮ２をバイパス制御するＦＥ
ＴＰ３゜Ｎ３とを備えて構成されている。
論理部１は、ＰチャネルのＦＥＴＰ２とＮチャネルのＦ
ＥＴＮ２とが直列接続されて、共通に接続されたＦＥＴ
Ｐ２．Ｎ２のゲート端子を入力端子ＩＮと１７、直列接
続点を出力端子ＯＵＴとして構成されている。
ＥＴＮ２とが直列接続されて、共通に接続されたＦＥＴ
Ｐ２．Ｎ２のゲート端子を入力端子ＩＮと１７、直列接
続点を出力端子ＯＵＴとして構成されている。
ＦＥＴＰ２は、そのソース端子が電源からソス端子に対
して順方向に挿入されたダイオードＤＰ２及びこのダイ
オードＤＰ２と並列接続されたＰチャネルのＦＥＴＰ３
を介して電源に接続されている。ＦＥＴＮ２は、そのソ
ース端子がソース端子からグランドに対して順方向に挿
入されたダイオードＤＮ２及びこのダイオードＤＮ２と
並列接続されたＮチャネルのＦＥＴＮ３を介してグラン
ドに接続されている。
して順方向に挿入されたダイオードＤＰ２及びこのダイ
オードＤＰ２と並列接続されたＰチャネルのＦＥＴＰ３
を介して電源に接続されている。ＦＥＴＮ２は、そのソ
ース端子がソース端子からグランドに対して順方向に挿
入されたダイオードＤＮ２及びこのダイオードＤＮ２と
並列接続されたＮチャネルのＦＥＴＮ３を介してグラン
ドに接続されている。
遅延部２Ｐ、２Ｎは、それぞれ３段に縦続接続されたイ
ンバータＩＶＰＩ、ＩＶＰ２．ＩＶＰ３゜ＩＶＮＩ、Ｉ
ＶＮ２．ＩＶＮ３で構成されており、出力端子ＯＵＴに
与えられる出力信号を遅延し、で、それぞれ対応するＦ
ＥＴＰ３．Ｎ３のゲート端子に与え、それぞれのＦＥＴ
Ｐ３．Ｎ３を導通制御する。
ンバータＩＶＰＩ、ＩＶＰ２．ＩＶＰ３゜ＩＶＮＩ、Ｉ
ＶＮ２．ＩＶＮ３で構成されており、出力端子ＯＵＴに
与えられる出力信号を遅延し、で、それぞれ対応するＦ
ＥＴＰ３．Ｎ３のゲート端子に与え、それぞれのＦＥＴ
Ｐ３．Ｎ３を導通制御する。
このような構成において、入力信号がロウレベルからハ
イレベルに遷移すると、出力信号はｌ＼イレベルからロ
ウレベルへ遷移する。このような状態遷移において、ま
ず、入力信号がロウレベル状態にあっては、出力端子Ｏ
ＵＴはハイレベル状態にあるので、ＦＥＴＮ３のゲート
電位（ＶＮ）はロウレベルにあり、ＦＥＴＮ３は非導通
状態である。
イレベルに遷移すると、出力信号はｌ＼イレベルからロ
ウレベルへ遷移する。このような状態遷移において、ま
ず、入力信号がロウレベル状態にあっては、出力端子Ｏ
ＵＴはハイレベル状態にあるので、ＦＥＴＮ３のゲート
電位（ＶＮ）はロウレベルにあり、ＦＥＴＮ３は非導通
状態である。
このような状態から入力信号が７１イレベルに」１昇し
て、ＦＥＴＮ３のしきい値電圧を越えると、ＦＥＴＮ３
は導通状態となる。これにより、出力端子ＯＵＴからＦ
ＥＴＮ３とダイオードＤＮ２を介してグランドに電流が
流れ込み、出力端子ＯＵＴはハイレベル状態から徐々に
ロウレベル状態へ遷移する。
て、ＦＥＴＮ３のしきい値電圧を越えると、ＦＥＴＮ３
は導通状態となる。これにより、出力端子ＯＵＴからＦ
ＥＴＮ３とダイオードＤＮ２を介してグランドに電流が
流れ込み、出力端子ＯＵＴはハイレベル状態から徐々に
ロウレベル状態へ遷移する。
このような状態遷移において、出力端子ＯＵＴの電位が
遅延回路２Ｎの初段を構成するインペラＩＶＮＩのしき
い値電圧以下になると、インバータＩＶＮ〕−は反転動
作を開始する。これにより、後段のインバータＩＶＮ２
．ＩＶＮ３も順次遅れて反転動作を行い、遅延部２Ｎの
出力であるＦＥＴＮ３のゲート電位（ＶＮ ）はロウレ
ベルからハイレベルへと遷移する。そして、ＦＥＴＮ３
のゲト電位（ＶＮ）がＦＥＴＮ３のしきい値電圧を越え
ると、ＦＥＴＮ３は導通状態となる。これにヨリ、出力
端子ＯＵＴからＦＥＴＮ２及びＦ Ｅ ’ｒＮ３を介し
てもグランドに電流が流れ込むことになる。
遅延回路２Ｎの初段を構成するインペラＩＶＮＩのしき
い値電圧以下になると、インバータＩＶＮ〕−は反転動
作を開始する。これにより、後段のインバータＩＶＮ２
．ＩＶＮ３も順次遅れて反転動作を行い、遅延部２Ｎの
出力であるＦＥＴＮ３のゲート電位（ＶＮ ）はロウレ
ベルからハイレベルへと遷移する。そして、ＦＥＴＮ３
のゲト電位（ＶＮ）がＦＥＴＮ３のしきい値電圧を越え
ると、ＦＥＴＮ３は導通状態となる。これにヨリ、出力
端子ＯＵＴからＦＥＴＮ２及びＦ Ｅ ’ｒＮ３を介し
てもグランドに電流が流れ込むことになる。
このような状態遷移にあって、ＦＥＴＮ３は、出力端子
ＯＵＴの電位がインバータＩＶＮ］のしきい値電圧以下
になった後、遅延部２Ｎで設定される所定の遅延をもっ
て導通状態となる。したがって、出力端子ＯＵＴの電位
がハイレベルからロウレベルへ降下し始めてからＦＥＴ
Ｎ３が導通状態になるまでの間には、出力端子ＯＵＴの
電位は降下し続けているので、ＦＥＴＮ３が導通状態に
なった時には、出力端子ＯＵＴの電位はグランド電位よ
りのかなり低い電位に達している。
ＯＵＴの電位がインバータＩＶＮ］のしきい値電圧以下
になった後、遅延部２Ｎで設定される所定の遅延をもっ
て導通状態となる。したがって、出力端子ＯＵＴの電位
がハイレベルからロウレベルへ降下し始めてからＦＥＴ
Ｎ３が導通状態になるまでの間には、出力端子ＯＵＴの
電位は降下し続けているので、ＦＥＴＮ３が導通状態に
なった時には、出力端子ＯＵＴの電位はグランド電位よ
りのかなり低い電位に達している。
このことは、ＦＥＴＮ２及びＦＥＴＮ３のそれぞれのド
レイン・ソース間電圧（Ｖ ＤＳ）が小さくなっている
ということであり、ＦＥＴＮ２及びＦＥＴＮ３を流れる
電流の変化量が少なくなる。したがって、出力端子ＯＵ
Ｔに接続される寄生のインダクタンス成分により生じる
キック電圧（＝Ｌ ｄ ｉ ／ ｄ ｔ ）も小さくな
る。この結果、ＦＥＴＮ３が導通状態になることで、キ
ック電圧が発生しても、その値は小さなものでリンギン
グノイズはさほど大きなものとはならない。
レイン・ソース間電圧（Ｖ ＤＳ）が小さくなっている
ということであり、ＦＥＴＮ２及びＦＥＴＮ３を流れる
電流の変化量が少なくなる。したがって、出力端子ＯＵ
Ｔに接続される寄生のインダクタンス成分により生じる
キック電圧（＝Ｌ ｄ ｉ ／ ｄ ｔ ）も小さくな
る。この結果、ＦＥＴＮ３が導通状態になることで、キ
ック電圧が発生しても、その値は小さなものでリンギン
グノイズはさほど大きなものとはならない。
また、ＦＥＴＮ３が導通状態になることによって、出力
端子ＯＵＴの電位はそれまでの降下に連続して降下を続
は確実にグランドの電位に達することになる。
端子ＯＵＴの電位はそれまでの降下に連続して降下を続
は確実にグランドの電位に達することになる。
一方、入力信号がハイレベルからロウレベルに遷移する
ことによって出力信号がロウレベルからハイレベルに遷
移する場合には、ＦＥＴＰ２．Ｐ３、ダイオードＤＰ２
、遅延部２Ｐが上述したそれぞれ対応するＦＥＴＮ２．
Ｎ３、ダイオードＤＮ２、遅延部２Ｎと極性等を逆とし
て同様に動作し、過大なキック電圧を招くことなく、出
力端子ＯＵＴの電位は確実に電源の電位に達する。
ことによって出力信号がロウレベルからハイレベルに遷
移する場合には、ＦＥＴＰ２．Ｐ３、ダイオードＤＰ２
、遅延部２Ｐが上述したそれぞれ対応するＦＥＴＮ２．
Ｎ３、ダイオードＤＮ２、遅延部２Ｎと極性等を逆とし
て同様に動作し、過大なキック電圧を招くことなく、出
力端子ＯＵＴの電位は確実に電源の電位に達する。
したがって、入力信号のレベル遷移による出力信号のレ
ベル遷移にあって、出力電位は第３図に示すように、従
来の構成に比して、接続される回路のしきい値電圧を越
えるような大きなリンギングノイズを招くことなく、確
実に高位あるいは低位側の電源電位が選択的に得られる
ようになる。
ベル遷移にあって、出力電位は第３図に示すように、従
来の構成に比して、接続される回路のしきい値電圧を越
えるような大きなリンギングノイズを招くことなく、確
実に高位あるいは低位側の電源電位が選択的に得られる
ようになる。
また、出力電流は第４図に示すように、第３図に示した
回路構成の出力電流に比して大幅に削減できる。この結
果、例えばロウレベル側の出力電位（Ｖ ０１）を０．
４Ｖとした時の出力電流（Ｉ ＯＬ）を設定することが
可能となり、Ｔ Ｔ Ｌレベルのデバイスと直接接続す
ることができるようになる。
回路構成の出力電流に比して大幅に削減できる。この結
果、例えばロウレベル側の出力電位（Ｖ ０１）を０．
４Ｖとした時の出力電流（Ｉ ＯＬ）を設定することが
可能となり、Ｔ Ｔ Ｌレベルのデバイスと直接接続す
ることができるようになる。
なお、この発明は、上記実施例に限ることはなく、例え
ば論理部１は否定論理積ゲートあるいはトライステート
型のインバータ回路等の回路構成であってもよい。また
、遅延部２Ｐ、２Ｎは、例えば抵抗や容量を用いた時定
数回路等であってもよく、出力信号を遅延して反転する
ような機能を有する回路構成であればよい。さらに、ダ
イオードＤＰ２．ＤＮ２は、−船釣なＰＮ接合によるダ
イオードの他に、例えばショットキーバリアダイオード
であってもよく、整流機能を有するものであればよい。
ば論理部１は否定論理積ゲートあるいはトライステート
型のインバータ回路等の回路構成であってもよい。また
、遅延部２Ｐ、２Ｎは、例えば抵抗や容量を用いた時定
数回路等であってもよく、出力信号を遅延して反転する
ような機能を有する回路構成であればよい。さらに、ダ
イオードＤＰ２．ＤＮ２は、−船釣なＰＮ接合によるダ
イオードの他に、例えばショットキーバリアダイオード
であってもよく、整流機能を有するものであればよい。
［発明の効果コ
以上説明したように、この発明によれば、出力信号の電
位が一方の電源電位から他方の電源電位伺近に遷移した
時に、論理部と電源との間に挿入された第１あるいは第
２のダイオードを短絡させるようにしたので、比較的大
きなリンギングノイズを招くことなく、出力電位を確実
に一方の電源電位から他方の電源電位に遷移させること
が可能となる。この結果、誤動作を抑制できるとともに
、接続適用範囲を広げた出力回路を提供することができ
るようになる。
位が一方の電源電位から他方の電源電位伺近に遷移した
時に、論理部と電源との間に挿入された第１あるいは第
２のダイオードを短絡させるようにしたので、比較的大
きなリンギングノイズを招くことなく、出力電位を確実
に一方の電源電位から他方の電源電位に遷移させること
が可能となる。この結果、誤動作を抑制できるとともに
、接続適用範囲を広げた出力回路を提供することができ
るようになる。
第１図はこの発明の一実施例に係わる出力回路の構成を
示す回路図、 第２図及び第５図は従来の出力回路の構成を示す回路図
、 第３図は第１図、第２図及び第５図に示す出力回路の入
出力特性を示す図、 第４図は第１図、第２図及び第５図に示す出力回路の出
力電流特性を示す図である。 ＰＩ、Ｐ２．Ｐ３・・・ＰチャネルのＦＥＴ。 Ｎｌ、Ｎ２．Ｎ３・・ＮチャネルのＦＥＴ。 ＤＰＩ、ＤＰ２．ＤＮＩ、ＤＮ２・・・ダイオード、Ｉ
ＶＰＩ、 ＩＶＰ２． ＩＶＰ３． ＩＶＮＩ、
ＮＶＮ２．ＩＶＮ３・・・インバータ。
示す回路図、 第２図及び第５図は従来の出力回路の構成を示す回路図
、 第３図は第１図、第２図及び第５図に示す出力回路の入
出力特性を示す図、 第４図は第１図、第２図及び第５図に示す出力回路の出
力電流特性を示す図である。 ＰＩ、Ｐ２．Ｐ３・・・ＰチャネルのＦＥＴ。 Ｎｌ、Ｎ２．Ｎ３・・ＮチャネルのＦＥＴ。 ＤＰＩ、ＤＰ２．ＤＮＩ、ＤＮ２・・・ダイオード、Ｉ
ＶＰＩ、 ＩＶＰ２． ＩＶＰ３． ＩＶＮＩ、
ＮＶＮ２．ＩＶＮ３・・・インバータ。
Claims (1)
- 【特許請求の範囲】 入力信号に応じて高位電源あるいは低位電源の電位を選
択的に出力する論理部と、 前記論理部と前記高位電源との間に、前記高位電源から
前記論理部に対して順方向となるように接続された第１
のダイオードと、 前記論理部と前記低位電源との間に、前記論理部から前
記低位電源に対して順方向となるように接続された第２
のダイオードと、 前記第１のダイオードに並列接続された第１導電型の電
界効果トランジスタ（ＦＥＴ）と、前記第２のダイオー
ドに並列接続された第２導電型のＦＥＴと、 前記論理部の出力を遅延した遅延信号によって前記第１
及び第２導電型のＦＥＴを導通制御する遅延制御部と を有することを特徴とする出力回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137204A JPH0432313A (ja) | 1990-05-29 | 1990-05-29 | 出力回路 |
| KR1019910008723A KR910021035A (ko) | 1990-05-29 | 1991-05-28 | 출력회로 |
| EP19910108817 EP0459457A3 (en) | 1990-05-29 | 1991-05-29 | Output driver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137204A JPH0432313A (ja) | 1990-05-29 | 1990-05-29 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0432313A true JPH0432313A (ja) | 1992-02-04 |
Family
ID=15193223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2137204A Pending JPH0432313A (ja) | 1990-05-29 | 1990-05-29 | 出力回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0459457A3 (ja) |
| JP (1) | JPH0432313A (ja) |
| KR (1) | KR910021035A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0658518A (ja) * | 1992-08-07 | 1994-03-01 | Kyoei Giken Kk | 腐食性物質燃焼炉 |
| JPH08139585A (ja) * | 1994-11-10 | 1996-05-31 | Nec Corp | 出力バッファ回路 |
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- 1991-05-29 EP EP19910108817 patent/EP0459457A3/en not_active Withdrawn
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