JPH0438011A - 出力回路装置 - Google Patents
出力回路装置Info
- Publication number
- JPH0438011A JPH0438011A JP2144411A JP14441190A JPH0438011A JP H0438011 A JPH0438011 A JP H0438011A JP 2144411 A JP2144411 A JP 2144411A JP 14441190 A JP14441190 A JP 14441190A JP H0438011 A JPH0438011 A JP H0438011A
- Authority
- JP
- Japan
- Prior art keywords
- output
- diode
- potential
- power supply
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、ノイズを低減した相補型ＭＯＳ（ＣＭＯＳ）
Ｉ Ｃを備えた出力回路に関するものであり、とく
に、電圧駆動回路を高速動作する場合に使用されるもの
である。
Ｉ Ｃを備えた出力回路に関するものであり、とく
に、電圧駆動回路を高速動作する場合に使用されるもの
である。
（従来の技術）
ＩＣやＬＳＩなど半導体装置の高密度化、高集積化が進
につれて消費電力が増大し、動作速度も従来より速くな
ってきた。高速動作が可能なＣＭＯＳＩＣを用いた出力
回路は出力負荷容量のチャージ、ディスチャージ時間を
短縮のために、ＩＣに含まれるＭＯＳＦＥＴのＷ／Ｌを
比較的大きく （すなわち、ｇｍを大きく）設定して大
電流が流れるようにしている。Ｗは、 ＭＯＳＦＥＴの
ゲートの長さを表わし、Ｌは、ソース・トレインの間隔
、すなわち、チャネル長を示している。Ｌは、現在最小
１．５μｓ程度である。―／Ｌを大きくするには、Ｌを
小さくし、Ｗを大きくする必要がある。このように半導
体装置の高集積化が進んでいる現状では、ゲート長を自
由に長くすることは不可能であり、今のところ２５０〇
−程度にすることができる。
につれて消費電力が増大し、動作速度も従来より速くな
ってきた。高速動作が可能なＣＭＯＳＩＣを用いた出力
回路は出力負荷容量のチャージ、ディスチャージ時間を
短縮のために、ＩＣに含まれるＭＯＳＦＥＴのＷ／Ｌを
比較的大きく （すなわち、ｇｍを大きく）設定して大
電流が流れるようにしている。Ｗは、 ＭＯＳＦＥＴの
ゲートの長さを表わし、Ｌは、ソース・トレインの間隔
、すなわち、チャネル長を示している。Ｌは、現在最小
１．５μｓ程度である。―／Ｌを大きくするには、Ｌを
小さくし、Ｗを大きくする必要がある。このように半導
体装置の高集積化が進んでいる現状では、ゲート長を自
由に長くすることは不可能であり、今のところ２５０〇
−程度にすることができる。
半導体装置の高集積化に対応してチップ面積を低減させ
るために、ＣＭＯ３論理回路、たとえば。
るために、ＣＭＯ３論理回路、たとえば。
インバータ回路には簡単な構成のものを用いる。
インバータは、通常、トランジスタにより構成されるが
、その相補的でないＭＯＳＦＥＴを用いた基本回路は、
第６図に示す通りである。トランジスタＴＦ、は負荷抵
抗の代わりであり、トランジスタＴＦ□が入力によりオ
ン・オフするスイッチングトランジスタである。オン状
態のＴ！、□の抵抗はＴ１□の抵抗より少なくとも１０
倍は低いように構成されている。
、その相補的でないＭＯＳＦＥＴを用いた基本回路は、
第６図に示す通りである。トランジスタＴＦ、は負荷抵
抗の代わりであり、トランジスタＴＦ□が入力によりオ
ン・オフするスイッチングトランジスタである。オン状
態のＴ！、□の抵抗はＴ１□の抵抗より少なくとも１０
倍は低いように構成されている。
このように負荷抵抗の代わりにＭＯＳトランジスタを用
いるのは、受動抵抗素子を構成するよりもＳｉのチップ
面積が少なくてすみ、集積度が上がるからである。
いるのは、受動抵抗素子を構成するよりもＳｉのチップ
面積が少なくてすみ、集積度が上がるからである。
第４図は、従来の出力回路装置の等価回路図である。こ
の出力回路装置は、ｐチャネルＭＯＳトランジスタＰ１
とｎチャネルＭＯＳトランジスタＮ１とを相補的に用い
たＣＭＯＳ論理回路を構成しているものである。トラン
ジスタＰ１のソース電極は正電源１と接続され、トラン
ジスタＮ１のソース電極は負電源２に接続されている。
の出力回路装置は、ｐチャネルＭＯＳトランジスタＰ１
とｎチャネルＭＯＳトランジスタＮ１とを相補的に用い
たＣＭＯＳ論理回路を構成しているものである。トラン
ジスタＰ１のソース電極は正電源１と接続され、トラン
ジスタＮ１のソース電極は負電源２に接続されている。
両トランジスタＮ□、Ｐ工のドレイン電極は互いに接続
されている。
されている。
また、両トランジスタのゲート電極も互いに接続されて
他回路に接続している。ここに、この出力回路装置の入
力端子（図示せず）が形成される。
他回路に接続している。ここに、この出力回路装置の入
力端子（図示せず）が形成される。
そして、両トランジスタのトレイン電極は出力端子３に
接続されている。他回路からは、信号線と共に電源線も
接続されている。
接続されている。他回路からは、信号線と共に電源線も
接続されている。
出力回路は、シリコン半導体などのＩＣチップ内に形成
され、その後パッケージに収納される。
され、その後パッケージに収納される。
そして、最終的にパッケージングされた状態では、図に
示すようにＬＣ成分が寄生的に存在するようになる。こ
の寄生成分が、出力波形のオーバーシュートやアンダー
シュートの原因になっており、インバータ回路の出力電
流に比例して、すなわち、ＭＯＳＦＥＴのＶＩＬの大き
さに比例して大きくなる。たとえば、インバータのｐチ
ャネルＭＯＳＦＥＴ ＰｌのＶＩＬを１６９０／１．
５、ｎチャネルＭＯＳＦＥＴ Ｎ、のＶＩＬを７０４
／１．５とし、リードフレーム、ボンディングワイヤ等
の容量Ｃ１，Ｃ，、Ｃ，をいずれも１０ｐＦ、インダク
タンスＬ、、 Ｌ２． Ｌ、をいずれも１３ｎＨ１負荷
容量を５０ｐＦ、負荷抵抗を５０００．ＶＤＤを＋５Ｖ
、 ｆＥＮＤを０■トする。
示すようにＬＣ成分が寄生的に存在するようになる。こ
の寄生成分が、出力波形のオーバーシュートやアンダー
シュートの原因になっており、インバータ回路の出力電
流に比例して、すなわち、ＭＯＳＦＥＴのＶＩＬの大き
さに比例して大きくなる。たとえば、インバータのｐチ
ャネルＭＯＳＦＥＴ ＰｌのＶＩＬを１６９０／１．
５、ｎチャネルＭＯＳＦＥＴ Ｎ、のＶＩＬを７０４
／１．５とし、リードフレーム、ボンディングワイヤ等
の容量Ｃ１，Ｃ，、Ｃ，をいずれも１０ｐＦ、インダク
タンスＬ、、 Ｌ２． Ｌ、をいずれも１３ｎＨ１負荷
容量を５０ｐＦ、負荷抵抗を５０００．ＶＤＤを＋５Ｖ
、 ｆＥＮＤを０■トする。
この条件でインバータの入力をスイッチングさせると、
その出力状態は、第５図に示す５ＰＩＣＥシミユレーシ
ヨンプログラムのようになる。この図によると、入力の
スイッチングに対応した出力波形には、オーバーシュー
トやアンダーシュートが生じ、出力端子に電圧ピークが
４．１Ｖ程度のリンギングを生じる（図においてオーバ
ーシュート−２，５ｖとアンダーシュート１．６■の差
をあられす。）この寄生のＬＣ成分は、電流変化によっ
て出力波形のオーバーシュート、アンダーシュートを発
生させるものであるが、現在の半導体装置の動作の高速
化は、電流変化を大きくし、その結果、寄生ＬＣ成分の
影響が無視できない程大きくなってきている。
その出力状態は、第５図に示す５ＰＩＣＥシミユレーシ
ヨンプログラムのようになる。この図によると、入力の
スイッチングに対応した出力波形には、オーバーシュー
トやアンダーシュートが生じ、出力端子に電圧ピークが
４．１Ｖ程度のリンギングを生じる（図においてオーバ
ーシュート−２，５ｖとアンダーシュート１．６■の差
をあられす。）この寄生のＬＣ成分は、電流変化によっ
て出力波形のオーバーシュート、アンダーシュートを発
生させるものであるが、現在の半導体装置の動作の高速
化は、電流変化を大きくし、その結果、寄生ＬＣ成分の
影響が無視できない程大きくなってきている。
ところで、複数のＩＣを組合せてなるシステムにおいて
、ＩＣの入力ノイズマージンは、たとえばＣＭＯＳＩＣ
の場合、電源電圧が５ｖのときに。
、ＩＣの入力ノイズマージンは、たとえばＣＭＯＳＩＣ
の場合、電源電圧が５ｖのときに。
ＶＩＬは最大１．５Ｖ、 ＶｘＨが最小３．５１／’ｔ
’あるのが通常である。このようなＩＣを駆動する場合
に出力端子に前述のようなリンギングがあると、被駆動
側ＩＣの入力ノイズマージンを超える入力電圧が供給さ
れることになり、被駆動側ＩＣの消費電流増大や誤動作
を招く結果となる。
’あるのが通常である。このようなＩＣを駆動する場合
に出力端子に前述のようなリンギングがあると、被駆動
側ＩＣの入力ノイズマージンを超える入力電圧が供給さ
れることになり、被駆動側ＩＣの消費電流増大や誤動作
を招く結果となる。
（発明が解決しようとする課題）
以上のように、従来の出力回路を用いて高速動作させる
と、出力の論理レベルが変化するときの電流変化率が大
きくなるため出力端子にリンギングが発生し、駆動され
る側のＩＣが誤動作するという問題があった。
と、出力の論理レベルが変化するときの電流変化率が大
きくなるため出力端子にリンギングが発生し、駆動され
る側のＩＣが誤動作するという問題があった。
本発明は、このような事情に鑑みてなされたものであっ
て、８カ電圧にリンギングを発生させず、高速動作が可
能な出力回路装置を提供することを目的としている。
て、８カ電圧にリンギングを発生させず、高速動作が可
能な出力回路装置を提供することを目的としている。
（課題を解決するための手段）
本発明は、相補型ＭＯ８論理回路を構成する第１のｐチ
ャネル及び第１のｎチャネルＭＯＳＦＥＴと、正電源と
、負電源とを備えた出力回路装置に関するものであり、
前記ｐチャネルＭＯＳＦＥＴのソース電極と正電源との
間に順方向接続された第１のダイオードと、ゲート電極
に入力信号が供給され前記第１のダイオードと並列接続
された第２のｐチャネルＭＯＳＦＥＴと、前記第１のｎ
チャネルＭＯＳＦＥＴのソース電極と負電源間に順方向
接続された第２のダイオードと、ゲート電極に入力信号
が供給され前記第２のダイオードと並列接続された第２
のｎチャネルＭＯＳＦＥＴとを具備したことを特徴とす
るものである。第２のｐチャネルおよびｎチャネルＭＯ
３ＦＥＴとしては第１のｐチャネルおよびｎチャネル杓
５ＦＥＴよりｇｍの小さいものを使用する。
ャネル及び第１のｎチャネルＭＯＳＦＥＴと、正電源と
、負電源とを備えた出力回路装置に関するものであり、
前記ｐチャネルＭＯＳＦＥＴのソース電極と正電源との
間に順方向接続された第１のダイオードと、ゲート電極
に入力信号が供給され前記第１のダイオードと並列接続
された第２のｐチャネルＭＯＳＦＥＴと、前記第１のｎ
チャネルＭＯＳＦＥＴのソース電極と負電源間に順方向
接続された第２のダイオードと、ゲート電極に入力信号
が供給され前記第２のダイオードと並列接続された第２
のｎチャネルＭＯＳＦＥＴとを具備したことを特徴とす
るものである。第２のｐチャネルおよびｎチャネルＭＯ
３ＦＥＴとしては第１のｐチャネルおよびｎチャネル杓
５ＦＥＴよりｇｍの小さいものを使用する。
（作 用）
以上のように、ｇｍの小さいＭＯＳＦＥＴとダイオード
との並列回路を接続することにより、出力電位が接地電
位よりダイオードの順方向電圧ＶＦ分高い領域と正電源
よりＶＦ分低い領域では、大電流を供給し、出力電位が
電源電位±ＶＦの領域では、供給電流を少なくすること
により出力端子のリンギングを押さえることができる。
との並列回路を接続することにより、出力電位が接地電
位よりダイオードの順方向電圧ＶＦ分高い領域と正電源
よりＶＦ分低い領域では、大電流を供給し、出力電位が
電源電位±ＶＦの領域では、供給電流を少なくすること
により出力端子のリンギングを押さえることができる。
（実施例）
以下、本発明の一実施例を図面を用いて説明する。
第１図は、本発明の実施例の出力回路装置の回路図であ
る。この装置はたとえばシリコン半導体などの集積回路
チップ内に形成され、たとえば、セラミックパッケージ
やエポキシなどの樹脂に封止される。
る。この装置はたとえばシリコン半導体などの集積回路
チップ内に形成され、たとえば、セラミックパッケージ
やエポキシなどの樹脂に封止される。
この出力回路装置は、第１のＰチャネルＭＯＳトランジ
スタＰ１と第１のｎチャネルＭＯＳトランジスタＮ１と
を相補的に結線したＣＭＯＳ論理回路を基本構成として
おり、これは、従来の第４図の回路構成と同じである。
スタＰ１と第１のｎチャネルＭＯＳトランジスタＮ１と
を相補的に結線したＣＭＯＳ論理回路を基本構成として
おり、これは、従来の第４図の回路構成と同じである。
すなわち、トランジスタＰ１のソース電極は正電源１と
接続され、トランジスタＮ１のソース電極は、負電源２
に接続されている。
接続され、トランジスタＮ１のソース電極は、負電源２
に接続されている。
両トランジスタＮ工、Ｐ１のトレイン電極は互いに接続
されている。また、両トランジスタＮ工ｌ Ｐｉのゲー
ト電極も互いに接続されていて、入力端子をもち、他回
路と接続している。そして、両トランジスタＰ工ｔ Ｎ
Ｌのドレイン電極は、出力端子３に接続されている１本
発明の特徴は、基本構成に、第２のｐチャネルＭＯＳト
ランジスタＰ２と第１のダイオードＤ２の並列回路およ
び第２のｎチャネルＭＯＳトランジスタＮ２と第２のダ
イオードＤ１の並列回路を接続したことにある。前者は
、第１のｐチャネルＭＯＳＦＥＴのソース電極と正電源
との間に第１のダイオードＤ２が順方向接続されるよう
に接続され、後者は、第１のｎチャネルＭＯＳＦＥＴの
ソース電極と負電源との間に第２のダイオードＤ、が順
方向接続されるように接続される。
されている。また、両トランジスタＮ工ｌ Ｐｉのゲー
ト電極も互いに接続されていて、入力端子をもち、他回
路と接続している。そして、両トランジスタＰ工ｔ Ｎ
Ｌのドレイン電極は、出力端子３に接続されている１本
発明の特徴は、基本構成に、第２のｐチャネルＭＯＳト
ランジスタＰ２と第１のダイオードＤ２の並列回路およ
び第２のｎチャネルＭＯＳトランジスタＮ２と第２のダ
イオードＤ１の並列回路を接続したことにある。前者は
、第１のｐチャネルＭＯＳＦＥＴのソース電極と正電源
との間に第１のダイオードＤ２が順方向接続されるよう
に接続され、後者は、第１のｎチャネルＭＯＳＦＥＴの
ソース電極と負電源との間に第２のダイオードＤ、が順
方向接続されるように接続される。
この回路の動作を説明すると、入力が″“Ｌ″→“ＨＴ
＋になった場合、第１および第２のｎチャネルＭＯＳＦ
ＥＴ Ｎ１． Ｎ２がＯＮ状態となり、ＭＯＳＦＥＴ
Ｎ、。
＋になった場合、第１および第２のｎチャネルＭＯＳＦ
ＥＴ Ｎ１． Ｎ２がＯＮ状態となり、ＭＯＳＦＥＴ
Ｎ、。
ダイオードＤ１を介して出力端子から接地′ｆＩＬｇへ
大電流が流れ、出力電位は急速に低下する。出力電位が
ダイオードのＶＦ近くになると出力電流は減少するが、
インダクタンスＬ２．Ｌ３の逆起電力によって出力電位
は接地電位よりも低くなる。出力電位が接地電位より低
くなると接地電源から出力端子へ電流が流れようとする
が、この場合ダイオードＤ工は逆バイアス状態であり、
ｇｍの小さな第２のｎチャネルＭＯＳＦＥＴ Ｎ２を
介して流れる電流であるため、電流量は小さく出力端子
にリンギングを発生することはない。
大電流が流れ、出力電位は急速に低下する。出力電位が
ダイオードのＶＦ近くになると出力電流は減少するが、
インダクタンスＬ２．Ｌ３の逆起電力によって出力電位
は接地電位よりも低くなる。出力電位が接地電位より低
くなると接地電源から出力端子へ電流が流れようとする
が、この場合ダイオードＤ工は逆バイアス状態であり、
ｇｍの小さな第２のｎチャネルＭＯＳＦＥＴ Ｎ２を
介して流れる電流であるため、電流量は小さく出力端子
にリンギングを発生することはない。
次に入力がＬＬ ＨＩＩ→１１ Ｌ Ｉ＋になった場合
は、ＰチャネルＭＯＳＦＥＴ Ｐ、、 Ｐ、がＯＮ状
態となすＭＯＳＦＦＴＰよ、ダイオードＤ２を介して正
電源がら出力端子へ大電流が流れ、出力電位は急速に上
昇する。出力電位が、正電源よりダイオードＤ２のＶＦ
分下がった電位に近づくと出力電流は減少するが、イン
ダクタンスＬ１．Ｌ、の逆起電力によって出力電位は正
電源より高くなる。出方電位が正電源より高くなると、
出力端子から正電源へ電流が流れようとするが、この場
合ダイオードＤ２は、逆バイアス状態であるためｇｍの
小さな第２のｐチャネルＭＯ３ＦＦＴＰ２を介して流れ
るだけで、その電流量は小さく出力端子にリンギングを
発生することはない。
は、ＰチャネルＭＯＳＦＥＴ Ｐ、、 Ｐ、がＯＮ状
態となすＭＯＳＦＦＴＰよ、ダイオードＤ２を介して正
電源がら出力端子へ大電流が流れ、出力電位は急速に上
昇する。出力電位が、正電源よりダイオードＤ２のＶＦ
分下がった電位に近づくと出力電流は減少するが、イン
ダクタンスＬ１．Ｌ、の逆起電力によって出力電位は正
電源より高くなる。出方電位が正電源より高くなると、
出力端子から正電源へ電流が流れようとするが、この場
合ダイオードＤ２は、逆バイアス状態であるためｇｍの
小さな第２のｐチャネルＭＯ３ＦＦＴＰ２を介して流れ
るだけで、その電流量は小さく出力端子にリンギングを
発生することはない。
なお、第２のＭＯＳＦＥＴ Ｐ、、 Ｎ２は、出力電
位を接地電位あるいは、正電位に保持するために存在す
るもので、被駆動回路が電圧駆動素子の場合負荷容量の
チャージ／ディスチャージ後は大電流を必要としないの
で、ｇｍを小さくしても何ら影響はない。
位を接地電位あるいは、正電位に保持するために存在す
るもので、被駆動回路が電圧駆動素子の場合負荷容量の
チャージ／ディスチャージ後は大電流を必要としないの
で、ｇｍを小さくしても何ら影響はない。
実施例では、チャネル長（Ｌ）が１．５μｓ程度の素子
を用いている。半導体装置の高密度化、高集積化に伴っ
て微細化技術は著しく進み、チャネル長が１．Ｏ１ｍ程
度の素子にも対応する必要が生じているが、本発明は、
半導体装置の動作の高速化に対応するようになされたも
のであるから、上記のように微細化の進んだ素子等にも
十分対応できる。
を用いている。半導体装置の高密度化、高集積化に伴っ
て微細化技術は著しく進み、チャネル長が１．Ｏ１ｍ程
度の素子にも対応する必要が生じているが、本発明は、
半導体装置の動作の高速化に対応するようになされたも
のであるから、上記のように微細化の進んだ素子等にも
十分対応できる。
第２図は、第１図の本発明回路を下記定数に設定した場
合のシミュレーションデータである。
合のシミュレーションデータである。
第１のｐチャネルトランジスタＰ□はＷ／Ｌ ＝ ２５
００／１．５、第２のｐチャネルトランジスタＰ２は一
へ＝３５０／１．５、第１のｎチャネルトランジスタＮ
□はＷ／Ｌ＝７００／１．５、第２のｎチャネルトラン
ジスタＮ２はり／Ｌ＝８０／１．５である。
００／１．５、第２のｐチャネルトランジスタＰ２は一
へ＝３５０／１．５、第１のｎチャネルトランジスタＮ
□はＷ／Ｌ＝７００／１．５、第２のｎチャネルトラン
ジスタＮ２はり／Ｌ＝８０／１．５である。
Ｄ工、Ｄ２のダイオードについては第３図にダイオード
特性を示す。
特性を示す。
このように本発明を用いることにより、入力信号が′Ｌ
”→ＬｔＨ” ｕＨ”→“Ｌ”に変化した場合でも出力
にリンギングは発生せず、被駆動回路が誤動作すること
はない（第２図参照）。
”→ＬｔＨ” ｕＨ”→“Ｌ”に変化した場合でも出力
にリンギングは発生せず、被駆動回路が誤動作すること
はない（第２図参照）。
また第５図の従来回路における伝達時間ｔＰＬＨ（入力
信号が降下の１／２ＶＤＤ時点から出力信号が立上りの
１／２ＶＤＤに変化するまでの時間）は４．５ｎｓｅｃ
＋ｔｐＨｔ、 （入力信号が立上りの１／ＺＶＤＤ時点
から出力信号が降下の１／２ＶＤＤに変化するまでの時
間）は、５ｎｓｅｃであるのに対し、本発明による出力
回路ではｔｐＬＨ５ｎｓｅｃ ｔｐＨし５．５ｎｓｅｃ
とほぼ同程度の遅れ時間となっており高速動作が可能で
ある。このように、本発明による出力回路では、従来の
回路に比べて伝達時間が遅くなっており、リンギングの
発生がない状態で、高速動作が可能となる。また、伝達
時間については、従来と同じく、はぼＴＰＨＬ 弁ＴＰ
ＬＨであるといえる。
信号が降下の１／２ＶＤＤ時点から出力信号が立上りの
１／２ＶＤＤに変化するまでの時間）は４．５ｎｓｅｃ
＋ｔｐＨｔ、 （入力信号が立上りの１／ＺＶＤＤ時点
から出力信号が降下の１／２ＶＤＤに変化するまでの時
間）は、５ｎｓｅｃであるのに対し、本発明による出力
回路ではｔｐＬＨ５ｎｓｅｃ ｔｐＨし５．５ｎｓｅｃ
とほぼ同程度の遅れ時間となっており高速動作が可能で
ある。このように、本発明による出力回路では、従来の
回路に比べて伝達時間が遅くなっており、リンギングの
発生がない状態で、高速動作が可能となる。また、伝達
時間については、従来と同じく、はぼＴＰＨＬ 弁ＴＰ
ＬＨであるといえる。
加えてダイオードに流れる電流であるが、ピーク時の電
流をシミュレーションにより確認した結果８０ｍＡ程度
の電流であり、一般のＣＭＯＳロジックＩＣのラッチア
ップ耐量±３００＠Ａを大きく下回っておリラッチアッ
プを生じることもない。
流をシミュレーションにより確認した結果８０ｍＡ程度
の電流であり、一般のＣＭＯＳロジックＩＣのラッチア
ップ耐量±３００＠Ａを大きく下回っておリラッチアッ
プを生じることもない。
本発明は、ＣＭＯＳ構造を有する論理回路、メモリなど
あらゆる素子を含む半導体装置に適用されるものである
。
あらゆる素子を含む半導体装置に適用されるものである
。
第１図は、本発明の出力回路図、第２図は、本発明の出
力回路の入出力のシミュレーション結果を示す図、第３
図は１本発明のダイオードの電流−電圧特性図、第４図
は、従来の出力回路図、第５図は、従来の出力回路の入
出力のシミュレーション結果を示す図、第６図は、ＭＯ
Ｓ）−ランジスタを用いた従来のインバータの回路図で
ある。 １・・・正電源 ２・・・負電源３・・・
出力端子 第１図 （８７３３） 代理人 弁理士 猪 股 祥 晃（ほ
か１名）第８図 々 Ｉ２ 一一県 第 図 第 図
力回路の入出力のシミュレーション結果を示す図、第３
図は１本発明のダイオードの電流−電圧特性図、第４図
は、従来の出力回路図、第５図は、従来の出力回路の入
出力のシミュレーション結果を示す図、第６図は、ＭＯ
Ｓ）−ランジスタを用いた従来のインバータの回路図で
ある。 １・・・正電源 ２・・・負電源３・・・
出力端子 第１図 （８７３３） 代理人 弁理士 猪 股 祥 晃（ほ
か１名）第８図 々 Ｉ２ 一一県 第 図 第 図
Claims (1)
- 相補型ＭＯＳ論理回路を構成する第１のｐチャネル及
び第１のｎチャネルＭＯＳＦＥＴと、正電源と、負電源
とを備えた出力回路装置において、前記ｐチャネルＭＯ
ＳＦＥＴのソース電極と正電源との間に順方向接続され
た第１のダイオードと、ゲート電極に入力信号が供給さ
れ前記第１のダイオードと並列接続された第２のｐチャ
ネルＭＯＳＦＥＴと、前記第１のｎチャネルＭＯＳＦＥ
Ｔのソース電極と負電源間に順方向接続された第２のダ
イオードと、ゲート電極に入力信号が供給され前記第２
のダイオードと並列接続された第２のｎチャネルＭＯＳ
ＦＥＴとを具備したことを特徴とする出力回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2144411A JP2519342B2 (ja) | 1990-06-04 | 1990-06-04 | 出力回路装置 |
| US07/709,385 US5148048A (en) | 1990-06-04 | 1991-06-03 | CMOS output circuit having controlled slope |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2144411A JP2519342B2 (ja) | 1990-06-04 | 1990-06-04 | 出力回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0438011A true JPH0438011A (ja) | 1992-02-07 |
| JP2519342B2 JP2519342B2 (ja) | 1996-07-31 |
Family
ID=15361550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2144411A Expired - Lifetime JP2519342B2 (ja) | 1990-06-04 | 1990-06-04 | 出力回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5148048A (ja) |
| JP (1) | JP2519342B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6057702A (en) * | 1995-08-24 | 2000-05-02 | Nec Corporation | Bus driver |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2915625B2 (ja) * | 1991-06-26 | 1999-07-05 | 株式会社沖マイクロデザイン宮崎 | データ出力回路 |
| JPH05276004A (ja) * | 1992-03-30 | 1993-10-22 | Mitsubishi Electric Corp | 出力回路 |
| US5477166A (en) * | 1993-04-22 | 1995-12-19 | Benchmarq Microelectronics | Programmable output device with integrated circuit |
| KR970005570B1 (ko) * | 1994-07-14 | 1997-04-17 | 현대전자산업 주식회사 | 데이타 출력버퍼 |
| JPH08204528A (ja) * | 1995-01-23 | 1996-08-09 | Sony Corp | スイツチ回路及び複合スイツチ回路 |
| JP2834034B2 (ja) * | 1995-06-22 | 1998-12-09 | 日本電気アイシーマイコンシステム株式会社 | 半導体装置 |
| US6329834B1 (en) * | 1999-12-30 | 2001-12-11 | Texas Instruments Incorporated | Reduction of switching noise in integrated circuits |
| DE102008049677B4 (de) | 2008-09-30 | 2014-09-18 | Infineon Technologies Ag | Spannungsversorgung in einer Schaltungsanordnung mit einem Halbleiterschaltelement |
| US10511218B2 (en) * | 2015-12-22 | 2019-12-17 | Mitsubishi Electric Corporation | Gate drive circuit, that supplies power to a gate of a semiconductor switching element, and carries out a driving on and off of the gate |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4714840A (en) * | 1982-12-30 | 1987-12-22 | Thomson Components - Mostek Corporation | MOS transistor circuits having matched channel width and length dimensions |
| JPS59158608A (ja) * | 1983-02-28 | 1984-09-08 | Pioneer Electronic Corp | 出力回路 |
| US4682055A (en) * | 1986-03-17 | 1987-07-21 | Rca Corporation | CFET inverter having equal output signal rise and fall times by adjustment of the pull-up and pull-down transconductances |
| US4970407A (en) * | 1988-06-09 | 1990-11-13 | National Semiconductor Corporation | Asynchronously loadable D-type flip-flop |
| JPH0349401A (ja) * | 1989-07-18 | 1991-03-04 | Mitsubishi Electric Corp | マイクロ波素子 |
-
1990
- 1990-06-04 JP JP2144411A patent/JP2519342B2/ja not_active Expired - Lifetime
-
1991
- 1991-06-03 US US07/709,385 patent/US5148048A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6057702A (en) * | 1995-08-24 | 2000-05-02 | Nec Corporation | Bus driver |
Also Published As
| Publication number | Publication date |
|---|---|
| US5148048A (en) | 1992-09-15 |
| JP2519342B2 (ja) | 1996-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3245062B2 (ja) | オフ‐チップ・ドライバ回路 | |
| US5623216A (en) | Output buffer current slew rate control integrated circuit | |
| US20020149392A1 (en) | Level adjustment circuit and data output circuit thereof | |
| US5801550A (en) | Output circuit device preventing overshoot and undershoot | |
| US20040105201A1 (en) | Scheme for eliminating the channel unexpected turn-on during ESD zapping | |
| JPH04330822A (ja) | Ｃｍｏｓ出力バッファ回路 | |
| JPH05243940A (ja) | 出力バッファ装置 | |
| EP0799528B1 (en) | Negative feedback to reduce voltage oscillation in cmos output buffers | |
| US7425849B2 (en) | Low noise output buffer capable of operating at high speeds | |
| JPH0438011A (ja) | 出力回路装置 | |
| JP3429812B2 (ja) | Ｃｍｏｓ３ステートバッファ回路およびその制御方法 | |
| EP0687068A2 (en) | Output driver for use in semiconductor integrated circuit | |
| US5406215A (en) | Open drain driver circuit which eliminates overshoot caused by parasitic capacitances | |
| US6175598B1 (en) | Output noise control scheme for multiple I/O's | |
| KR950010572B1 (ko) | 출력회로 장치 | |
| JP3436632B2 (ja) | ノイズ耐性低電圧バッファ | |
| KR100265834B1 (ko) | 반도체 장치의 입/출력 버퍼 | |
| JPH0341818A (ja) | バッファ回路 | |
| JP3745144B2 (ja) | 出力バッファ回路 | |
| JP3263145B2 (ja) | 半導体集積回路における出力バッファ回路 | |
| JP2535081B2 (ja) | 出力駆動回路 | |
| JP2908348B2 (ja) | 出力回路 | |
| JP2933620B1 (ja) | 出力バッファ回路 | |
| WO2025105265A1 (ja) | ゲートドライバ回路およびスイッチング回路 | |
| JPH0472813A (ja) | Ｃｍｏｓ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090517 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090517 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100517 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110517 Year of fee payment: 15 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110517 Year of fee payment: 15 |