JPH04323709A - クロック判別回路 - Google Patents
クロック判別回路Info
- Publication number
- JPH04323709A JPH04323709A JP3094000A JP9400091A JPH04323709A JP H04323709 A JPH04323709 A JP H04323709A JP 3094000 A JP3094000 A JP 3094000A JP 9400091 A JP9400091 A JP 9400091A JP H04323709 A JPH04323709 A JP H04323709A
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- JP
- Japan
- Prior art keywords
- clock
- alarm
- circuit
- counter
- logical value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、周波数の異なる２つの
入力クロックの中、どちらのクロックが選ばれているか
を判別する回路に関する。
入力クロックの中、どちらのクロックが選ばれているか
を判別する回路に関する。
【０００２】近年、システムの小型化、小規模化が進む
につれて、回路の大規模集積回路化（以下、ＬＳＩ化と
称す）が要求されている。そのためアナログ回路をディ
ジタル化してＬＳＩに構成する必要がある。
につれて、回路の大規模集積回路化（以下、ＬＳＩ化と
称す）が要求されている。そのためアナログ回路をディ
ジタル化してＬＳＩに構成する必要がある。
【０００３】
【従来の技術】以下において、図４と図５をもちいて従
来例を説明する。図４はクロック判別回路であり、１１
は周波数の異なる２つのクロックのいずれかを選択する
セレクタ、１２はマルチバイブレータ、１３はアラーム
発生部、１４はアラーム判別部である。
来例を説明する。図４はクロック判別回路であり、１１
は周波数の異なる２つのクロックのいずれかを選択する
セレクタ、１２はマルチバイブレータ、１３はアラーム
発生部、１４はアラーム判別部である。
【０００４】図５は従来回路のタイムチャートであり、
図５（Ａ）は周波数の高いクロックＡを選択した場合、
また図５（Ｂ）は周波数の低いクロックＢを選択した場
合を示す。なお、（ａ）はセレクタ１１にて選択された
クロック、（ｂ）はマルチバイブレータ１２の出力、（
ｃ）はアラーム発生部１３のアラーム信号を示す。
図５（Ａ）は周波数の高いクロックＡを選択した場合、
また図５（Ｂ）は周波数の低いクロックＢを選択した場
合を示す。なお、（ａ）はセレクタ１１にて選択された
クロック、（ｂ）はマルチバイブレータ１２の出力、（
ｃ）はアラーム発生部１３のアラーム信号を示す。
【０００５】従来のクロック判別回路において、セレク
タ１１がクロックＢを選んだ場合、図５（Ｂ）に示すよ
うに、時定数τをもつマルチバイブレータ１２にて入力
するクロックＢ（ａ）の立ち上がりからτの計測を開始
し、クロックＢ（ａ）の周期Ｔ１ がτより大きく且つ
このτの間に次のクロックＢ（ａ）の立ち上がりエッジ
が来ない場合、マルチバイブレータ１２はτの計測が終
わるタイミング■で‘Ｌ’から‘Ｈ’に転じ且つ１クロ
ック後にクロックの立ち下がりのタイミング■で‘Ｈ’
から‘Ｌ’に転ずる信号（ｂ）を出力し、次のアラーム
発生部１３で該信号（ｂ）の立ち上がり■をラッチする
ことによりアラーム信号（ｃ）を出力していた。
タ１１がクロックＢを選んだ場合、図５（Ｂ）に示すよ
うに、時定数τをもつマルチバイブレータ１２にて入力
するクロックＢ（ａ）の立ち上がりからτの計測を開始
し、クロックＢ（ａ）の周期Ｔ１ がτより大きく且つ
このτの間に次のクロックＢ（ａ）の立ち上がりエッジ
が来ない場合、マルチバイブレータ１２はτの計測が終
わるタイミング■で‘Ｌ’から‘Ｈ’に転じ且つ１クロ
ック後にクロックの立ち下がりのタイミング■で‘Ｈ’
から‘Ｌ’に転ずる信号（ｂ）を出力し、次のアラーム
発生部１３で該信号（ｂ）の立ち上がり■をラッチする
ことによりアラーム信号（ｃ）を出力していた。
【０００６】又、セレクタ１１にてクロックＡが選ばれ
た場合、クロックＡの周期Ｔ２ が時定数τより小さい
ため、マルチバイブレータ１２がアラームを出力する前
にクロックＡによりリトリガされてアラーム出力が出な
いままとなる。
た場合、クロックＡの周期Ｔ２ が時定数τより小さい
ため、マルチバイブレータ１２がアラームを出力する前
にクロックＡによりリトリガされてアラーム出力が出な
いままとなる。
【０００７】上記のアラーム信号（ｃ）が‘Ｈ’になる
か又は‘Ｌ’を継続するかの状態をアラーム判別部１４
で識別していた。
か又は‘Ｌ’を継続するかの状態をアラーム判別部１４
で識別していた。
【０００８】
【発明が解決しようとする課題】従って、従来例の回路
をＬＳＩ化する場合、マルチバイブレータに含まれる容
量Ｃと抵抗Ｒの時定数回路をディジタル化することは容
易でなく、従って回路のＬＳＩ化と小型化が出来ないと
いう課題がある。
をＬＳＩ化する場合、マルチバイブレータに含まれる容
量Ｃと抵抗Ｒの時定数回路をディジタル化することは容
易でなく、従って回路のＬＳＩ化と小型化が出来ないと
いう課題がある。
【０００９】本発明は、周波数の異なる２つのクロック
の中の何れか１つが選ばれた場合、その選ばれたクロッ
クを判別する機能をもつ回路をＬＳＩ化可能にすること
を目的とする。
の中の何れか１つが選ばれた場合、その選ばれたクロッ
クを判別する機能をもつ回路をＬＳＩ化可能にすること
を目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、周波数の異なる２つのクロックを判別す
る回路であって、これら２つのクロックから選択した１
つのクロックを取り込むカウンタ部１と、選択したクロ
ック情報を論理値信号のアラームとして出力するアラー
ム発生部２と、該アラームの論理値により当該クロック
を判別するアラーム判別部３にて構成する。
め本発明では、周波数の異なる２つのクロックを判別す
る回路であって、これら２つのクロックから選択した１
つのクロックを取り込むカウンタ部１と、選択したクロ
ック情報を論理値信号のアラームとして出力するアラー
ム発生部２と、該アラームの論理値により当該クロック
を判別するアラーム判別部３にて構成する。
【００１１】
【作用】本発明は図１に示すごとく、クロックＡ或いは
クロックＢから選んだ選択クロックをカウンタ部１のロ
ード信号として取り込む。カウンタ部１では、この取り
込まれた選択クロックより早い周期のクロックＣにより
選択クロックの‘Ｈ’状態をカウントして予めデコーダ
１ａに設定しておいた値にデコードし、このデコード結
果をアラーム発生部２でラッチしてアラームとして出力
するようにする。
クロックＢから選んだ選択クロックをカウンタ部１のロ
ード信号として取り込む。カウンタ部１では、この取り
込まれた選択クロックより早い周期のクロックＣにより
選択クロックの‘Ｈ’状態をカウントして予めデコーダ
１ａに設定しておいた値にデコードし、このデコード結
果をアラーム発生部２でラッチしてアラームとして出力
するようにする。
【００１２】従って、アラーム判別部３において、該ア
ラームが論理値‘Ｈ’か又は‘Ｌ’かを判断することに
より、選択クロックがクロックＡであるかクロックＢで
あるかの判別ができる。
ラームが論理値‘Ｈ’か又は‘Ｌ’かを判断することに
より、選択クロックがクロックＡであるかクロックＢで
あるかの判別ができる。
【００１３】
【実施例】以下、図２と図３により本発明の実施例を説
明する。図２は本発明の一実施例回路、図３は該実施例
回路のタイムチャートである。
明する。図２は本発明の一実施例回路、図３は該実施例
回路のタイムチャートである。
【００１４】図２において、１はカウンタ部であり、デ
コーダ１ａとカウンタ１ｂを具える。又２はアラーム発
生部、３はアラーム判別部である。更に１０はセレクタ
である。図３において、（ａ）はクロックＣである。な
お（ｂ）はカウンタ１ｂにおけるクロックＣの出力であ
り、ＱＡ は１／２ 分周、ＱＢ は１／４ 分周、Ｑ
Ｃ は１／８ 分周、ＱＤ は１／１６分周した出力で
ある。また （ｃ１）はクロックＡ、 （ｃ２）はクロ
ックＢである。そして（ｄ）はデコーダ１ａのデコード
結果の出力、（ｅ）はアラーム発生部２の出力である。 そして、出力（ｄ）と出力（ｅ）はクロックＡ （ｃ１
）が選ばれた場合を記載し、クロックＢ（ｃ２）が選ば
れた場合は記載を省略してある。
コーダ１ａとカウンタ１ｂを具える。又２はアラーム発
生部、３はアラーム判別部である。更に１０はセレクタ
である。図３において、（ａ）はクロックＣである。な
お（ｂ）はカウンタ１ｂにおけるクロックＣの出力であ
り、ＱＡ は１／２ 分周、ＱＢ は１／４ 分周、Ｑ
Ｃ は１／８ 分周、ＱＤ は１／１６分周した出力で
ある。また （ｃ１）はクロックＡ、 （ｃ２）はクロ
ックＢである。そして（ｄ）はデコーダ１ａのデコード
結果の出力、（ｅ）はアラーム発生部２の出力である。 そして、出力（ｄ）と出力（ｅ）はクロックＡ （ｃ１
）が選ばれた場合を記載し、クロックＢ（ｃ２）が選ば
れた場合は記載を省略してある。
【００１５】今、セレクタ１０でクロックＡ （ｃ１）
が選ばれているとする。図３において、予めカウンタ１
ｂでデコード値を例えば１６進数の「Ｂ」に設定してお
くと、クロックＡ （ｃ１）は‘Ｌ’の区間をロードし
てカウンタ初期設定値（本実施例では「‘００００’」
をカウンタ１ｂに取り込む。クロックＡ （ｃ１）がタ
イミング■で‘Ｈ’に転ずるとカウンタ１ｂはカウント
を開始し、カウンタ１ｂの出力（ｂ）をデコーダ１ａで
設定値〔Ｂ〕にデコードし、タイミング■において‘Ｈ
’になり次のクロックで‘Ｌ’となるデコード結果（ｄ
）を出力する。このデコード結果（ｄ）をアラーム発生
部２で‘Ｈ’（Ｖｃ）にラッチすることにより出力（ｅ
）が送出される。
が選ばれているとする。図３において、予めカウンタ１
ｂでデコード値を例えば１６進数の「Ｂ」に設定してお
くと、クロックＡ （ｃ１）は‘Ｌ’の区間をロードし
てカウンタ初期設定値（本実施例では「‘００００’」
をカウンタ１ｂに取り込む。クロックＡ （ｃ１）がタ
イミング■で‘Ｈ’に転ずるとカウンタ１ｂはカウント
を開始し、カウンタ１ｂの出力（ｂ）をデコーダ１ａで
設定値〔Ｂ〕にデコードし、タイミング■において‘Ｈ
’になり次のクロックで‘Ｌ’となるデコード結果（ｄ
）を出力する。このデコード結果（ｄ）をアラーム発生
部２で‘Ｈ’（Ｖｃ）にラッチすることにより出力（ｅ
）が送出される。
【００１６】又、セレクタ１０でクロックＢ（ｃ２）が
選ばれた場合、カウンタ１ｂではクロックＢ （ｃ２）
の‘Ｈ’区間をカウントする。しかしながら、カウン
タ１ｂはクロックＢ （ｃ２） のデコード値「Ｂ」ま
でカウントすることが出来ず、従ってデコード結果（ｄ
）は‘Ｈ’にならずに‘Ｌ’のままとなり、アラーム発
生部２の出力もまた‘Ｌ’のままとなる。
選ばれた場合、カウンタ１ｂではクロックＢ （ｃ２）
の‘Ｈ’区間をカウントする。しかしながら、カウン
タ１ｂはクロックＢ （ｃ２） のデコード値「Ｂ」ま
でカウントすることが出来ず、従ってデコード結果（ｄ
）は‘Ｈ’にならずに‘Ｌ’のままとなり、アラーム発
生部２の出力もまた‘Ｌ’のままとなる。
【００１７】以上のごとく動作をし、アラーム判別部３
で‘Ｈ’を検出した場合はクロックＡが選択されたと判
別が出来、またアラーム判別部３で‘Ｌ’を検出した場
合はクロックＢが選択されたと判別できる。なおアラー
ム判別部３からリセットをかけることにより、再びクロ
ックの判別ができる。
で‘Ｈ’を検出した場合はクロックＡが選択されたと判
別が出来、またアラーム判別部３で‘Ｌ’を検出した場
合はクロックＢが選択されたと判別できる。なおアラー
ム判別部３からリセットをかけることにより、再びクロ
ックの判別ができる。
【００１８】
【発明の効果】以上の説明から明らかなように本発明に
よれば、周波数の異なる２つのクロックを判別する場合
に、容量Ｃと抵抗Ｒの時定数回路を含まずに全てディジ
タルで構成することが出来るようになり、回路のＬＳＩ
化に寄与することが大きいという効果を奏する。
よれば、周波数の異なる２つのクロックを判別する場合
に、容量Ｃと抵抗Ｒの時定数回路を含まずに全てディジ
タルで構成することが出来るようになり、回路のＬＳＩ
化に寄与することが大きいという効果を奏する。
【図１】 本発明の原理構成を示す図である。
【図２】 本発明の回路の一実施例を示す図である。
【図３】 本発明回路の一実施例のタイムチャートを
示す図である。
示す図である。
【図４】 従来回路の一例を示す図である。
【図５】 従来回路のタイムチャートを示す図である
。
。
１はカウンタ部
１ａはデコーダ
２はアラーム発生部
３はアラーム判別部
Claims (1)
- 【請求項１】 周波数の異なる２つのクロックを判別
する回路であって、これら２つのクロックから選択した
１つのクロックを取り込むカウンタ部（１） と、選択
したクロック情報を論理値信号のアラームとして出力す
るアラーム発生部（２） と、該アラームの論理値によ
り当該クロックを判別するアラーム判別部（３） とを
設けたことを特徴とするクロック判別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094000A JPH04323709A (ja) | 1991-04-24 | 1991-04-24 | クロック判別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094000A JPH04323709A (ja) | 1991-04-24 | 1991-04-24 | クロック判別回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04323709A true JPH04323709A (ja) | 1992-11-12 |
Family
ID=14098140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3094000A Withdrawn JPH04323709A (ja) | 1991-04-24 | 1991-04-24 | クロック判別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04323709A (ja) |
-
1991
- 1991-04-24 JP JP3094000A patent/JPH04323709A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |