JPH0432371A - 同期信号検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＭＵＳＥ方式などの高品位テレビに好適な
同期信号検出回路に関する。

〔従来の技術〕

従来、テレビジョン方式において、走査線数５２５本の
ＮＴＳＣ方式に対し、１０００本以上の走査線をもつい
わゆる高品位テレビが考えられており、その一方式とし
てＭＵＳＥ方式が提案されており、このＭＵＳＥ方式で
は、第５図に示すように、フレーム同期用同期信号とし
て互いに逆位相を有する第１のライン信号と第２のライ
ン信号が伝送信号に内挿されており、これら第１．第２
のライン信号は、１ライン（４８０クロツク）期間の間
に、それぞれ４クロック分のハイレベル及びローレベル
（以下それぞれＨ及びＬという）のベアを１．７．５回
（１４０クロツク分）繰り返すフレームパルスが多重さ
れており、このフレームパルスが多重された第１．第２
のライン信号を検出することによって、フレーム同期用
同期信号の検出を行っている。

なお、第５図中のＣＫは伝送りロックを示し、その周波
数は１６．２ＭＨｚである。

ところで、第６図は従来のＭ　Ｕ　Ｓ　Ｅ方式の高品位
テレビに用いられている同期信号検出回路の一例を示す
ものであり、同図において、１は１ビツト入力端子、２
はＭＵＳＥ方式の映像信号フォーマットで１走査線（１
ライン）に相当する４８０クロツク分だけ入力信号を遅
延して出力する１走査線（以下ＩＨという）シフトレジ
スタ、３は］Ｈシフトレジスタ２の出力信号と現在の入
力信号が入力され両信号が互いに逆相のときにＨの信号
を出力するＥＸＯＲゲート、４は入力信号を４クロック
分だけ遅延して出力する４段シフトｌ／ジスタ、５は４
段シフトレジスタ４の出力信号と現在の入力信号が入力
され両信号が互いに逆相のどきにハイレベル（以下Ｈと
いう）の信号を出力するＥＸＯＲゲート、６は両ＥＸＯ
Ｒゲート３，５の出力信号が入力されるＡＮＤゲート、
７は７ビツトカウンタてあり、両ＥＸＯＲゲーｈ３．５
のＨ出力によりＡＮＤゲート６の出力がＨとなる間クロ
ックパルスをカウントＩ７、Ｈ入力の継続により、カウ
ント値が１６進数で“００”がら“７Ｆ”までカウント
するとキャリーを発生ずると同時にカウント値のリセッ
トを行い、ＡＮＤゲート６の出力がＬになるとカウント
値がクリアされる。

そして、第５図に示すフレーム同期用同期信号の第］の
ライン信号、第２のライン信号が入力端子１に順次に入
力すると、第２のライン信号が入力された時点で、第７
図に示すように、ＩＨシフトレジスタ２によりＩＨ遅延
された第１のライン信号がＥＸＯＲゲート３に入力され
るため、ＥＸＯＲゲート３には逆位相の第１．第２のラ
イン信号が同時に入力されることになり、ＩＨに当たる
４８０クロツク期間、ＥＸＯＲゲート３の出力はＨとな
り、一方ＥＸＯＲゲート５の出力は、４段シフトレジス
タ４による４クロック分の遅延により、第２のライン信
号のうちの１４４クロツク期間だけＨとなるため、結局
ＡＮＤゲート６の出力はＥＸＯＲゲート５の出力がＨと
なる１４４クロツク期間だけＨとなる。

また、カウンタ７は、第７図に示すように第２のライン
信号が入力したとき、ＡＮＤゲート６の出力がＨとなる
１−４４クロック期間クロックパルスのカウントを継続
し、１２８クロツク目でキャリーを発生するため、この
カウンタ７から発生されるキャリー出力をもってフレヘ
ム同期用同期検出パルスとしている。

〔発明が解決しようとする課題〕

従来の同期信号検出回路は伝送信号に内挿されたフレー
ム同期用の第１のライン信号と第２のライン信号が互い
に逆位相であることを利用し、両ライン信号の全クロッ
２分を検出し、第２のライン信号中のフレームパルスを
検出したときにフレム同期検出を行っているため、ＩＨ
（４８０クロツク）分のデータを遅延保持するために、
ＩＨシフトレジスタ２として４８０段のシフトレジスタ
が必要となり、このような同期信号検出回路をＬＳＩ化
した場合に、回路面積が非常に大きくなるという問題点
があった。

このとき、必要なトランジスタ数（以下１゛「数という
）を計算すると、一般に０ＭＯ８構成において、ｎ入力
ＡＮＤゲートのＴｒ数は（２ｎ　＋　２）個であり、こ
れより２入力ＡＮＤゲートでは６個となり、ｎ入力ＮＡ
ＮＤゲートでは２０個であり、これより２入力ＮＡＮＤ
ゲートでは４個となり、２入力ＥＸＯＲゲートでは２個
、インバータては２個、シフトレジスタの１段ではコー
ン個、７ビツトカウンタでは１５２個となるため、第６
図の従来回路では、シフトレジスタが４８４段分で射５
８０８個、カウンタ］６が１５２個、各ゲート１２．１
４．１５が計］Ｏ個となり、合計で５９７０個ものトラ
ンジスタが必要になる。

この発明は、上記のような問題点を解消するためになさ
れたもので、同期信号検出回路をＬＳＩ化１．た場合に
、従来よりも回路面積を小さくできるようにすることを
目的とする。

〔課題を解決するための手段〕

この発明に係る同期信号検出回路は、複数ラインのライ
ン信号を含む伝送信号に、フレームパルスが多重された
第１のライン信号と、前記第１のライン信号のフレーム
パルスと逆位相のフレームパルスが多重された第２のラ
イン信号とからなるフレーム同期用同期信号が内挿され
、前記伝送信号から前記同期信号を検出する同期信号検
出回路において、入力端子に入力される前記第１のライ
ン信号中のフレームパルスの全部又は一部を検出して検
出信号を出力する検出手段と、前記検出信号を記憶する
記憶手段と、前記記憶手段による前記検出信号の記憶結
果により前記入力端子への前記第２のライン信号を反転
する反転手段と、前記反転手段により反転された前記第
２のライン信号中のフレ−ムパルスの全部又は一部が前
記検出手段により検出されて出力される検出信号と、前
記記憶手段に記憶された前記検出信号とが入力されて検
出パルスを出力する検出パルス発生手段とを備えたこと
を特徴としている。

〔作用〕

この発明においては、第１のライン信号中の７１ノーム
バルスの全部又は一部を検出手段により検出するため、
従来のように両ライン信号それぞれの全クロッ２分を検
出する必要がなく、主として検出手段に要するトランジ
スタ数が大幅に削減され、ＬＳＩ化した場合に、回路面
積の縮小化が図れる。

〔実施例〕

第１図はこの発明の同期信号検出回路の一実施例のブロ
ック結線図を示す。

同図において、１−は１ビツト入力端子、１０はフレー
ム同期用同期信号の第１ライン信号のフレムパルスの全
部を検出して検出信号を出力する検出手段であり、１４
２段のシフトレジスタ１０１と、シフトレジスタ１０１
の初段の出力Ｑ１と最終段の出力Ｑ１４２を除く各段の
出力Ｑ２〜Ｑ１４］のうち、第２段目側から４段ずつの
出力を入力とする１８個の４入力のＮＡＮＤゲートと１
７個の４入力のＡＮＤゲートとが順に交互に計３５個並
設されてなるゲート対１０２と、シフトレジスタ１０１
の初段の出力Ｑ１．最終段Ｑ１４２の出力及びゲート対
］０２の各ゲートの出力を入力とする３７入力ＡＮＤゲ
ート１０３とからなる。

さらに、２０は検出手段】Ｏの検出信号を記憶する記憶
手段であり、検出手段１−０の出力と取込用クロックで
あるφいとを入力とし、検出手段１−０の出力がＨのと
きにのみレジスタ２０１のクロック入力ＣＬＫＡにデー
タ取込用クロックを与えるＡＮＤゲート２０２と、検出
手段１０のＡＮＤゲート１０３の出力とレジスタ２０１
の出力とを入力としレジスタ２０１の出力によって該レ
ジスタ２０１−への入力を反転するＥＸＯＲゲート２０
３とからなる。

このとき、レジスタ２０１のクロック人ツノＣＬＫＢと
１７て、クロックφ＾と位相のずれた続出用クロックで
あるφＢが入力されている。

また、３０は記憶手段２０の出力と入力端子】への同期
信号とを入力どし同期信号の第２のライン信号を反転し
て出力する反転手段としてのＥＸＯＲゲート、４０は検
出パルス発生手段であり、レジスタ２０１の出力とＡＮ
Ｄゲート１０３の出力とを入力とするＡＮＤゲート４０
１と、ＡＮＤゲート４０１の出力をクロックφＡのタイ
ミングで取り込み、クロックφＢのタイミングで読み出
すレジスタ４０２とからなり、ＡＮＤゲート４０１のＨ
出力をレジスタ４０２が取り込み、Ｈの検出パルスを出
力する。

つぎに、第２図のタイミングチャートを参照しつつ動作
について説明する。

まず、フレーム同期用同期信号の第１のライン信号が入
力される時点ては、レジスタ２０１の出力はしてあるた
め、シフトレジスタ１０１には入力端子１に入力される
信号がＥＸＯＲゲート３０により反転されずにそのまま
入力され、シフトレジスタ１０１に第１のライン信号が
入力される。

そして、シフトレジスタ１０１により第１のライン信号
中のフレームパルスを含む１４２クロッり分のデータが
保持され、シフトレジスタ１．０１の各段の出力Ｑ１−
〜Ｑ１４２のうち、出力Ｑ２〜Ｑ１４１によって、ゲー
ト対１−０２の各ゲートに第１のライン信号のフレーム
パルスのＨ，Ｌに対応してゲート対１０２の各ゲートの
出力がすべてＨとなり、このときシフトレジスタ１０１
の出力Ｑ１．Ｑ１４２もＨであるため、第２図に示すよ
うに、ＡＮＤゲート１０３の全入力がＨとなってその出
力がＨとなる。

つぎに、第２図に示すように、ＡＮＤゲート１０３のＨ
出力により、ＡＮＤゲート２０２の出力はクロックφＡ
のＨの間だけＨとなり、一方、ＥＸＯＲゲート２０３の
出力はＡＮＤゲート１０３のＨ出力によってＨとなり、
レジスタ２０１はＡＮＤゲート２０２のＨ出力のタイミ
ングでＥＸＯＲゲート２０３のＨ出力を取り込み、レジ
スタ２０１−の出力はＨに反転する。

その後、ｊｌｊ２図に示すように、ＡＮＤゲート］０３
の出力はＬになり、記憶手段２０によって、検出手段１
−０による検出信号としてのＨ出力が記憶され続けるこ
とになる。

さらに、レジスタ２０１の出力がＨの状態において、同
期信号の第２のライン信号が入力端子に入力されると、
ＥＸＯＲゲート３０により入力端子１−への第２のライ
ン信号はＥＸＯＲゲート３０により反転されるため、第
２のライン信号の反転によってこれと逆位相の第１のラ
イン信号が続けてシフトレジスター０１に入力されるこ
とになり、前述と同様の動作によって、シフトレジスタ
ー０１によりフレームパルスを含む１４２クロック分の
データが保持され、ゲート対１０２の各ゲートの出力が
Ｈとなり、第２図に示すように、ＡＮＤゲート１０３の
全入力がＨとなって出力が再びＨとなる。

そして、ＡＮＤゲート１０３のＨ出力によりＡＮＤゲー
ト４０１の両入力が共にＨとなるため、ＡＮＤゲート４
０１の出力がＨとなり、第２図に示すように、クロック
φＡのタイミングでレジスタ４０２にＡＮＤゲート４０
１のＨ出力が取り込まれ、クロックφ　のタイミングで
クロックφＢの１周期に相当する間レジスタ４０２の出
力がＨとなり、フレーム同期用同期信号が検出されたと
してレジスタ４０２からＨの検出パルスが後段回路に出
力される。

ところで、１１１１図に示す構成において必要とされる
Ｔ　数を計算すると、２入力のＡＮＤゲート「 ２０２．４０１で計１２個、２入力のＥＸＯＲゲート２
０３，３０で計４個、３７入力のＡＮＤゲート及びゲー
ト対１０２の１７個の４入力のＡＮＤゲートで計２４６
個、ゲート対１０２の１８個の４入力のＮＡＮＤゲート
で計１４４個、１４２段のシフトレジスター０１て１７
２８個となり、合計２１３４個のトランジスタが必要と
なるが、従来の５９７０個に比べて大幅に少ない。

従って、第１のライン信号中のフレームパルスの全部を
１４２段シフトレジスター０］−等からなる検出手段１
０により検出するため、従来のように両ライン信号それ
ぞれの全クロック分を検出する必要がなく、主として検
出手段１０に要するトランジスタ数を大幅に削減するこ
とができ、ＬＳＩ化した場合に、回路面積の縮小化を図
ることができる。

また、第１のライン信号中のフレームパルスの検出後、
その検出結果が記憶手段２０に記憶され、ＥＸＯＲゲー
ト３０により次の第２のライン信号を反転した信号、即
ち第１のライン信号と等価な信号中のフレームパルスが
再び検出され、この検出結果と記憶手段３０により記憶
された検出結果に基づいて検出パルス発生手段４０によ
り検出パルスが発生されるため、信頼性の高い同期検出
を行うことができる。

第３図はこの発明の他の実施例のブロック結線図を示す
。

同図において、第１図と相違するのは、］−３３段のシ
フトレジスタ１１１と、シフトレジスタ１］１の初段の
出力Ｑ１から第５段目の出力Ｑ５を入力とする５入力の
ＡＮＤゲート１１２と、シフトレジスタ１１１の第６段
目の出力Ｑ６から最終段の出力Ｑ１３３のうち第６段目
側から４段ずつの出力を入力とする１６個の４入力のＮ
ＡＮＤゲ−トと１６個の４入力のＡＮＤゲートとが順に
交互に合計３２個並設されてなるゲート対１１３と、Ａ
ＮＤゲート１１２の出力及びゲート対１１３の各ゲート
の出力を入力とする３３入力のＡＮＤゲート］−１４と
により検出手段１１を構成し、ＡＮＤゲート１１４の出
力を、ＡＮＤゲート２０２゜４０１、ＥＸＯＲゲート２
０３　＋、：入力し、コノ検出手段１］により、第１の
ライン信号中のフレームパルスの後半部分と、このフレ
ームパルスに続くＨの部分を検出するようにしたことで
ある。

つぎに、検出手段］−１の動作について説明すると、ま
ず第１のライン信号が入力される時点においてはレジス
タ２０１の出力はＬであるため、入力端子１に入力され
る信号がＥＸＯＲゲート３゜により反転されずにそのま
まシフトレジスタ１１１に入力され、シフトレジスタ１
１１に第１のライン信号が入力される。

そして、シフトレジスタ１１１により第１−のライン信
号中のフレームパルスを含む１３３クロック分のデータ
が保持され、このときシフトレジスタ１１１に、フレー
ムパルスの終端側からり、　Ｈの１６ベアとフレームパ
ルスの後に続く５クロック分のＨのデータが保持された
ときに、ＡＮＤゲート１１２の出力及びゲート対１１３
の各ゲートの出力がすべてＨとなり、ＡＮＤゲート１１
４の全入力がＨとなってその出力がＨとなり、以後は第
１１図の場合と同様の動作によって記憶手段２゜に検出
信号としてのＡＮＤゲート１１４のＨ出力が記憶され、
その後ＡＮＤゲート１１４の出力はＬに反転する。

さらに、入力端子１に第２のライン信号が入力されると
、ＥＸＯＲゲート３ｏにより第２のライン信号が反転さ
れて第］−のライン信号と等価な信号がシフトレジスタ
１１１に入力されることになり、前述と同様の動作によ
って、シフトレジスタ１１１にフレームパルスの後半部
分とこのフレームパルスに続く５クロック分のＨの部分
が保持され、ＡＮＤゲート１１２の出力及びゲート対１
１３の各ゲートの出力がすべてＨとなり、ＡＮＤゲート
１１４の全入力が再びＨとなり、このＡＮＤゲート１１
４のＨ出力と記憶手段２ｏのレジスタ２０１のＨ出力と
により、ＡＮＤゲート４０１（７）出力がＨとなり、第
１図の場合と同様に、レジスタ４０２からクロックφＢ
の１周期分のＨの検出パルスが出力される。

ところで、第３図に示す構成において、必要とされるＴ
ｒ数を計算すると、２入力のＡＮＤゲート２０２，４０
１で計１２個、２入力のＥＸｏＲゲート２０３．３０で
計４個、５入力のＡＮＤゲート１１２．３３入力のＡＮ
Ｄゲート１１４及びゲート対１１３の１６個の４入力の
ＡＮＤゲートで別２４０個、ゲート対１１３の１６個の
４入力のＮＡＮＤゲートで計１２８個、１３３段のシフ
トレジスタ〕１１で１５９６個となり、合計１９８０個
のトランジスタが必要となるが、やはり従来の比べて大
幅に少なく、第１図の場合よりも更に少なくて済む。

従って、第１図の場合と同様に、ＬＳＩ化した場合に回
路面積の縮小化を図ることができる。

第４図はこの発明の異なる他の実施例のブロック結線図
である。

同図において、第１図と相違するのは、１３３段のシフ
トレジスタ１２１と、シフトレジスタ１２１の初段の出
力Ｑ１から第５段目の出力Ｑ５を入力とする５入力のＡ
ＮＤゲート１２２と、シフトレジスタ１１１の第７段目
の出力Ｑ７がら最終段の１段前の第１３２段目の出力Ｑ
１３２までの出力Ｑ７〜Ｑ１３２のうち、２段おきに２
段ずつの出力を入力とする１６個の２入力のＮＡＮＤゲ
ートと１６個の２入力ＡＮＤゲートとが順に交互に合計
３２個を並設されてなるゲート対１２３と、ＡＮＤゲー
ト１２２の出力及びゲート対１２３の各ゲートの出力を
入力とする３３入力のＡＮＤゲート１２４とにより検出
手段１２を構成し、ＡＮＤゲート１２４の出力をＡＮＤ
ゲート２０２，４０１、ＥＸＯＲゲート２０３に入力し
、この検出手段１２により、第１のライン信号中のフレ
ームパルスの後半部分でかつＨ，Ｌ期間の特徴的な一部
と、このフレームパルスに続くＨの部分を検出するよう
にしたことである。

このような構成において、シフトレジスタ１゜２１に第
１のライン信号が入力されると、第３図の場合と同様に
（７て、第１のライン信号中のフレームパルスを含む１
３３クロツク分のデータがシフトレジスタ１２１−に保
持され、シフトレジスタ１２１に、フレームパルスの後
半側からり、Ｈの１６ベアとフレームパルスに続く５ク
ロック分のＨのデータが保持されたときに、ＡＮＤゲー
ト１２２の出力及びゲート対１２３の各ゲートの出力が
すべてＨとなり、ＡＮＤゲート１２４の全入力がＨとな
ってその出力がＨとなるため、第３図の動作と同様の動
作によってＩノジスタ４０２からＨの検出パルスが出力
される。

このトキ、フレームパルスのデユーティ比が何らかの原
因で５０％でなくなった場合であっても、シフトレジス
タ１２１の出力に基づき、ゲート対１２３の各ＮＡＮＤ
、ＡＮＤゲートそれぞれによってフレームパルスのＬ期
間及びＨ期間の中間の２クロック分を検出するため、フ
レームパルスのデユーティ比が多少変動してもフレーム
パルスを確実に検出することができる。

ところで、第４図に示す構成において必要とされるＴ　
数を計算すると、２入力のＡＮＤゲート「 ２０２．４０１で計１２個、２入力のＥＸＯＲゲート２
０３．３０で計４個、５入力のＡＮＤゲー）１１２．３
３入力のＡＮＤゲー１−１．１４及びゲート対１２３の
１６個の２入力のＡＮＤゲートで計１７６個、ゲート対
１１３の１６個の２入力のＮＡＮＤゲートで計６４個、
１３３段シフトレジスター２１で１５９６個となり、合
計１８５２個のトランジスタが必要となるが、やはり従
来よりも大幅に少なく、１．かも第１図、第３図のいず
れの場合よりも更に少なくて済む。

従って、必要なトランジスタ数を大幅に削減できるのは
勿論のこと、フレームパルスのＨ，Ｌ期間の特徴的な部
分を検出することによって、トランジスタ数を削減して
もフレームパルスのデユーティ比の多少変動に関係なく
フレームパルスを確実に検出することができる。

なお、上記各実施例では記憶手段２０を、レジスタ２０
１とＡＮＤゲート２０２とＥＸＯＲゲート２０３とによ
り構成したが、これに限るものではなく、例えばキャリ
ーアウトを伴った１ビツトカウンタを用いて構成しても
よい。

さらに、上記各実施例では、記憶手段２ｏのレジスタ２
０１に記憶させるためのクロックをＡＮＤゲート２０２
により自己発生したが、これに限らず外部から与えても
よく、例えばＭＵＳＥフォーマットに基づき他の回路に
おいて使用している４８０クロツクをカウントするカウ
ンタの出力を兼用することによっても実現でき、この場
合既設のカウンタの兼用により同期信号検出回路自体に
要するトランジスタ数を更に削減することが可能になる
。

また、検出パルス発生手段４０も、上記各実施例の構成
に限定されるものではない。

〔発明の効果〕

以上のように、この発明によれば、第１のライン信号中
のフレームパルスの全部又は一部を検出手段により検出
するため、従来のように両ライン信号それぞれの全クロ
ック分を検出する必要がなく、主として検出手段に要す
るトランジスタ数を大幅に削減することができ、Ｌ　Ｓ
　Ｉ化した場合に、回路面積の縮小化を図ることができ
る。

また、第１のライン信号中のフレームパルスの検出後、
その検出結果が記憶手段に記憶され、反転手段により次
の第２のライン信号を反転ｌまた信号、即ち第１のライ
ン信号と等価な信号中のフレームパルスが再び検出され
、この検出結果と記憶手段により記憶された検出結果に
基づいて検出パルス発生により検出パルスが発生される
ため、信頼性の高い同期検出を行うことができる。

【図面の簡単な説明】

第１図はこの発明の同期信号検出回路の一実施例のブロ
ック結線図、第２図は第１図の動作説明用のタイミング
チャート、第３図及び第４図はそれぞれこの発明の他の
実施例のブロック結線図、第５図はＭＵＳＥフォーマッ
トにおける同期信号の波形図、第６図は従来の同期信号
検出回路のブロック結線図、第７図は第６図の動作説明
用の夕イミングチヤードである。 図において、１０．：１．１．１２は検出手段、２０は
記憶手段、３０はＥＸＯＲゲート、４０は検出パルス発
生手段である。 なお、各図中同一符号は同一まｔ−は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）複数ラインのライン信号を含む伝送信号に、フレ
   ームパルスが多重された第１のライン信号と、前記第１
   のライン信号のフレームパルスと逆位相のフレームパル
   スが多重された第２のライン信号とからなるフレーム同
   期用同期信号が内挿され、前記伝送信号から前記同期信
   号を検出する同期信号検出回路において、 入力端子に入力される前記第１のライン信号中のフレー
   ムパルスの全部又は一部を検出して検出信号を出力する
   検出手段と、 前記検出信号を記憶する記憶手段と、 前記記憶手段による前記検出信号の記憶結果により前記
   入力端子への前記第２のライン信号を反転する反転手段
   と、 前記反転手段により反転された前記第２のライン信号中
   のフレームパルスの全部又は一部が前記検出手段により
   検出されて出力される検出信号と、前記記憶手段に記憶
   された前記検出信号とが入力されて検出パルスを出力す
   る検出パルス発生手段と を備えたことを特徴とする同期信号検出回路。