JPH04323867A - 半導体不揮発性メモリとその書き込み方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一度だけ書き込み可能な
読み出し専用の半導体不揮発性メモリと、その書き込み
方法とに関するものである。

【０００２】

【従来の技術】半導体集積回路においては、一度だけ書
き込み可能なメモリ素子を用いて、トランジスタのしき
い値電圧の製造バラツキの補正や、動作条件の変更等の
記憶を行なうことにより、歩留りの向上、性能の安定化
が行なわれている。

【０００３】一度だけ書き込み可能なメモリ素子として
は、レーザーヒューズ溶断型、電気ヒューズ溶断型、接
合破壊型等の各々のＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌ
ｅＲｅａｄ　　Ｏｎｌｙ　　Ｍｅｍｏｒｙ）が、主とし
て挙げられる。

【０００４】

【発明が解決しようとする課題】しかしながら、レーザ
ーヒューズ溶断型ＰＲＯＭは、情報の書き込みに、レー
ザー発生のための専用装置が必要である。さらに、ヒュ
ーズ上のパッシベーション膜を開口し、レーザーの入射
窓を形成する必要があるためコストが高くなる。そのう
え実装後に、情報の書き込みを行なうためには、実装形
態が限定される欠点がある。

【０００５】電気ヒューズ溶断型ＰＲＯＭは、ポリシリ
コン等を物理的に破壊するためシリコンクズの発生や、
パッシベーション膜の劣化などの問題がある。

【０００６】接合破壊型ＰＲＯＭは、情報の書き込みに
大きな電流を必要とする。このために、書き込み時にか
かる電圧が大きく、書き込み電流の漏れを起こさないよ
うにするためには、半導体素子は書き込み電圧以上の耐
圧を必要とする。このため半導体不揮発性メモリの製造
プロセスが複雑になる欠点がある。

【０００７】また、電気ヒューズ溶断型ＰＲＯＭと接合
破壊型ＰＲＯＭとは、メモリ素子に高電圧を印加し、メ
モリ素子の大電流が流れる経路において、そのほとんど
の電圧がかかる部分を熱破壊することで情報の書き込み
を行なうため、メモリ素子と書き込み電圧端子との間に
挿入できる抵抗の大きさは制限される。したがって、静
電ノイズによる誤書き込みを防止するため、保護素子を
書き込み電圧端子にメモリ素子と並列に接続しても効果
が少ないために、実装後の特性調整用ＰＲＯＭとして用
いることができない欠点がある。

【０００８】そこで本発明の目的は、シリコンクズの発
生やパッシベーション膜の劣化を起こさず、さらに周辺
素子の高耐圧化を必要としない、製造工程が簡単な実装
後も情報を一度だけ書き込み可能な不揮発性メモリと、
その書き込み方法とを提供するものである。

【０００９】

【課題を解決するための手段】上記目的を達成するため
本発明の半導体不揮発性メモリは、下記記載の構造と書
き込み方法とを採用する。

【００１０】メモリトランジスタと、このメモリトラン
ジスタのゲートに接続する読み出しビット線と、この読
み出しビット線とワード線との間に接続する抵抗と、メ
モリトランジスタのソースおよびドレインのいずれか一
方と接続する書き込みビット線とによりメモリセルを構
成する。

【００１１】メモリセルを構成するメモリトランジスタ
構造は、ＭＯＳ構造、ＭＩＳ構造、ＭＮＯＳ構造、ＭＯ
ＮＯＳ構造の少なくとも１つからなる。

【００１２】メモリセルを構成する抵抗は、拡散抵抗、
ポリシリコン抵抗の少なくとも１つからなる。

【００１３】メモリトランジスタのソース、あるいはド
レインのいずれか一方に書き込み電圧である負もしくは
正の高い電圧を印加することにより書き込みを行なう。

【００１４】

【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。図１は本発明の半導体不揮発性メモリ
の一実施例であるメモリセルの回路の一部を示すもので
ある。

【００１５】図１に示すように、メモリ素子であるｎチ
ャネルのＭＯＳトランジスタ（以下メモリトランジスタ
と記載する）１０は、ドレイン１１と、ソース１２と、
ゲート１３と、基板１４とから構成する。ゲート１３は
読み出しビット線１５に、ドレイン１１は書き込みビッ
ト線１６にそれぞれ接続しており、ソース１２ならびに
基板１４は接地する。読み出しビット線１５は、第１の
抵抗１８を介してワード線１７に接続する。さらに情報
をメモリトランジスタ１０に書き込む際、外部からの高
い書き込み電圧（以下Ｖｐｐと記載する）を供給する端
子２０を設け、この端子２０は第２の抵抗２１を介して
書き込みビット線１６に接続しており、さらに端子２０
はダイオード２２を介して接地する。

【００１６】以上のように構成した半導体不揮発性メモ
リについて、以下その動作を説明する。情報の書き込み
は、ゲート１３の電位を電源電圧（以下Ｖｄｄと記載す
る）とする。さらに、端子２０に第２の抵抗２１と書き
込みビット線１６とを介して接続したドレイン１１とソ
ース１２との電位差Ｖｄｓが、メモリトランジスタ１０
のドレイン耐圧以上になるＶｐｐを外部電源より端子２
０に供給し、メモリトランジスタ１０のドレイン１１と
ソース１２との間に降伏電流を流す。この降伏電流によ
り誘起する絶縁破壊によって、ドレイン１１とゲート１
３とソース１２との間、あるいはドレイン１１とゲート
１３との間、あるいはソース１２とゲート１３との間の
少なくとも一つを電気的短絡状態にすることにより、情
報の書き込みを行う。

【００１７】次に情報の読み出し動作について説明する
。読み出しの動作説明は、読み出しビット線１５の電位
がＶｄｄの１／２より高い状態を「１」、低い状態を「
０」と定義して説明する。記憶した情報の読み出しは、
ワード線１７の電位をＶｄｄにすると、書き込み状態の
メモリトランジスタ１０からは、ゲート１３を介してソ
ース１２にリーク電流が流れ、第１の抵抗１８により電
位降下が起こり「０」が読み出しビット線１５から出力
される。一方、非書き込み状態のメモリトランジスタか
らは、電位降下が起こらないので「１」が情報として読
み出される。

【００１８】図２は本発明の実施例におけるメモリトラ
ンジスタを示す部分断面図である。図１におけるメモリ
トランジスタ１０の書き込み前の断面図を図２（ａ）に
、書き込み後の断面図を図２（ｂ）に示す。図２（ａ）
を用いてメモリトランジスタの製造方法を簡単に述べる
。ｐ型のシリコン基板３０上に、選択酸化法によりフィ
ールド酸化膜３１を形成する。その後、ゲート酸化膜３
２を成長させた後に、ポリシリコンを堆積し、ホトエッ
チング技術によりゲート３３の形成を行う。次に、シリ
コン基板３０と逆導電型のｎ型不純物の注入とアニール
とを行い、高濃度ｎ型拡散層であるドレイン３４とソー
ス３５とを形成する。その後、層間絶縁膜３６を堆積し
、さらにホトエッチング技術により、この層間絶縁膜３
６に開口を形成後、アルミ配線３７を形成する。図２（
ｂ）において、図２（ａ）と同一符号記載の部分は同一
であるので説明は省略する。

【００１９】メモリトランジスタ１０に図１を用いて説
明した情報の書き込みを行なうと、図２（ｂ）に示すよ
うに、アルミ層４０が形成される。この結果、ドレイン
３４とゲート３３とソース３５との間、あるいはドレイ
ン３４とゲート３３との間、あるいはソース３５とゲー
ト３３との間の少なくとも一つがアルミ層４０を介して
接続され、電気的に短絡する。アルミ層４０が形成され
る機構は次のように説明される。

【００２０】情報の書き込みにおいてメモリトランジス
タは、ドレイン耐圧より高い電圧を供給されるため、ド
レイン３４とｐ型のシリコン基板３０との接合はブレー
クダウンを起こし、過剰電流が流れる。また、薄い接合
界面にそのほとんどの電圧がかかるため、接合での熱損
失も大きく、不均一な接合の一部の温度が熱暴走によっ
て急上昇し、接合破壊にいたる。この接合破壊により、
そのほとんどの電圧はゲート３３下のチャネル部分に加
わるため、チャネル部分の熱損失は大きくなり、温度が
上昇する。

【００２１】この一連のメモリトランジスタのドレイン
３４とソース３５間の温度上昇により、最初にドレイン
３４上のアルミ配線３７が、次に層間絶縁膜３６として
用いているリンを添加した酸化シリコン膜のゲート酸化
膜３２とゲート３３との接触面が溶融する。そして、ド
レイン３４とゲート３３間、およびドレイン３４とソー
ス３５間に与えられた高電界により、溶融したアルミ配
線３７は電界に沿って層間絶縁膜３６の溶融部に析出し
、アルミ層４０を形成する。

【００２２】次に、図１の回路のメモリセルにおける書
き込み電圧Ｖｐｐと書き込み時間との関係の一実施例を
図３に示す。メモリトランジスタ１０として、ｐ型のシ
リコン基板の不純物濃度が１．９×１０１６ａｔｏｍｓ
／ｃｍ３　、ドレインおよびソースの不純物濃度１．２
×１０２０ａｔｏｍｓ／ｃｍ３　、ゲート酸化膜厚３０
ｎｍ、ゲート長２μｍ、ゲート幅１０μｍのｎチャネル
のＭＯＳトランジスタを、第２の抵抗２１の抵抗値は５
０Ωを用いている。図３において曲線５０は図２に示す
アルミ層４０が形成され、ゲート３３がドレイン３４と
電気的に短絡するまでの書き込み時間（以下絶縁破壊時
間と呼ぶ）を示し、曲線５１はドレイン３４とシリコン
基板３０間の接合が破壊するまでの書き込み時間（以下
接合破壊時間と呼ぶ）を示している。

【００２３】図３に示すように、Ｖｐｐが１８Ｖまでは
曲線５０と曲線５１はほぼ一致しており書き込み時間の
差は明かではない。これは絶対的な書き込み時間が遅い
ことに起因する。しかし、Ｖｐｐが１８Ｖより高くなる
と、書き込み時間は１０−　６　秒程度になり、曲線５
０と曲線５１との差が明らかになる。さらに、Ｖｐｐに
対する接合破壊時間の勾配にくらべて絶縁破壊時間の勾
配は緩く、Ｖｐｐが高いほど接合破壊時間と絶縁破壊時
間との差は大きくなる。つまり、情報の書き込みを行な
うためには１μ秒以上のＶｐｐパルスが必要であり、静
電ノイズのように高電圧ではあるが電荷量が限定されて
いる瞬間的なパルスに対しては接合破壊のみが起こり、
絶縁破壊に至ることはない。図１から明らかなように、
接合破壊によりドレイン１１が基板１４を介して接地さ
れても、リーク電流の流れる経路はなく、メモリトラン
ジスタは非書き込み状態に維持される。また、図１に示
すダイオード２２のブレークダウン電圧をゲート酸化膜
の真性破壊電圧より低い電圧に設定することで、ゲート
酸化膜の真性破壊の発生を防ぐことが出来る。したがっ
て、静電ノイズによる誤書き込みは起こらない。

【００２４】なおメモリトランジスタとしてｐチャネル
のＭＯＳトランジスタ、ＭＩＳトランジスタ、ＭＮＯＳ
トランジスタ、あるいはＭＯＮＯＳトランジスタを用い
ても同様にメモリとして使用できることは明かである。 さらにメモリセルを構成する抵抗は、拡散抵抗あるいは
ポリシリコン抵抗で構成する。また、メモリトランジス
タのチャネル長を長くすることにより、選択的にドレイ
ンとゲート間とを電気的短絡状態にすることが可能であ
る。

【００２５】

【発明の効果】以上の説明で明らかなように、本発明に
よれば、シリコンクズの発生や、パッシベーション膜の
劣化はない。したがって半導体素子の特性劣化が発生し
ない。さらに、周辺の半導体素子の高耐圧化も必要ない
。また静電ノイズによる誤書き込みが起こらないので、
実装後の書き込みが可能である。さらに、構造は通常の
ＭＯＳトランジスタと全く同一で、書き込み可能な不揮
発性メモリを得ることが可能となり、ＭＯＳトランジス
タからなる半導体集積回路に応用すれば製造コストの増
加がなくて済み効果は非常に大きい。

【図面の簡単な説明】

【図１】本発明の実施例における半導体不揮発性メモリ
を示す回路図である。

【図２】本発明の実施例におけるメモリトランジスタの
断面図を示し、図２（ａ）は情報の書き込み前の断面図
、図２（ｂ）は書き込み後の断面図を示す。

【図３】本発明の半導体不揮発性メモリの情報の書き込
み例を示し、書き込み電圧と書き込み時間との関係を示
すグラフである。

【符号の説明】

１０　　メモリトランジスタ １１　　ドレイン １２　　ソース １３　　ゲート １４　　基板 １５　　読み出しビット線 １６　　書き込みビット線 １７　　ワード線 １８　　第１の抵抗

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　メモリトランジスタと、前記メモリト
   ランジスタのゲートに接続する読み出しビット線と、前
   記読み出しビット線とワード線との間に接続する抵抗と
   、前記メモリトランジスタのソースおよびドレインのい
   ずれか一方と接続する書き込みビット線とによりメモリ
   セルを構成することを特徴とする半導体不揮発性メモリ
   。
2. 【請求項２】　　メモリセルを構成するメモリトランジ
   スタの構造は、ＭＯＳ構造、ＭＩＳ構造、ＭＮＯＳ構造
   、ＭＯＮＯＳ構造の少なくとも１つからなることを特徴
   とする請求項１記載の半導体不揮発性メモリ。
3. 【請求項３】　　メモリセルを構成する抵抗は、拡散抵
   抗、ポリシリコン抵抗の少なくとも１つからなることを
   特徴とする請求項１記載の半導体不揮発性メモリ。
4. 【請求項４】　　メモリトランジスタのソース、あるい
   はドレインのいずれか一方に書き込み電圧である負もし
   くは正の高い電圧を印加することにより書き込みを行な
   うことを特徴とする半導体不揮発性メモリの書き込み方
   法。