JPH0432407B2 - - Google Patents

Description

【発明の詳細な説明】 発明の分野 本発明はセンタと端末との間でデータを伝送す
るデータ伝送装置に関し、演算処理装置を用いる
ことなくデータをセンタに送信するデータ伝送装
置に関するものである。

従来技術とその問題点 端末にキーボード等の入力装置を有し、入力さ
れたデータをセンタに送信する場合には、データ
伝送装置にも演算処理装置（以下MPUという）
が設けられる。第１図はこのような従来のデータ
伝送装置の一例を示すものである。本図におい
て、最大８×８個のキースイツチがマトリツクス
状に接続されたキーボード１がキーボード／デイ
スプレーインターフエースLSI（以下Ｋ／Ｄ・LSI
という）２に接続される。キーボード１はＫ／
Ｄ・LSI２の出力端子SL０〜SL３のバイナリ信
号を８ビツトパラレルにデコードする３−８デコ
ーダ３の出力によつて駆動され、スイツチ入力は
Ｋ／Ｄ・LSI２のデータ入力端子RL０〜RL７に
与えられる。Ｋ／Ｄ・LSI２はキーボード１より
入力されるデータを８ビツトパラレルデータに変
換するものである。またこのデータ伝送装置はセ
ンタとのデータ伝送を行う伝送制御インターフエ
ースLSI４が接続される。伝送制御インターフエ
ースLSI４はこのパラレルデータをセンタに送信
する為にシリアルデータに変換するインターフエ
ース回路である。これらのＫ／Ｄ・LSI２、伝送
制御インターフエースLSI４はMPU５によつて
制御される。即ちMPU５はセンタからのポーリ
ングに応じてＫ／Ｄ・LSI２と伝送制御インター
フエースLSI４とを制御し、Ｋ／Ｄ・LSI２に得
られる入力データの伝送を行うための制御信号を
与える。

しかしながら、このような従来のデータ伝送装
置にあつてはMPU５の動作手順を定めるための
ソフトウエアが必要となり、その開発に多くの時
間がかかつていた。そのためデータ伝送装置の製
造価格が高くなる原因となつていた。

発明の目的 本発明はこのような従来の問題点を解消するも
のであつて、データ伝送装置にMPUを用いるこ
となく、ハードウエアによる制御回路だけで入力
されたデータをセンタに送信することのできるデ
ータ伝送装置を提供することを目的とする。

発明の構成と効果 本発明は所定のタイミングでデータ読出信号が
伝えられるセンタとの間でデータ伝送を行うデー
タ伝送装置であつて、入力装置より入力データを
コード化して内部に保持し、該データを保持した
ときにデータ保持信号を出力すると共に、読出信
号が与えられたときに保持データを出力するイン
ターフエース回路と、データ伝送装置に対するセ
ンタのデータ読み出し間隔以上の動作時間を有す
るタイミング回路と、タイミング回路の出力、及
びインターフエース回路のデータ保持信号の論理
積をとる論理積回路と、論理積回路の出力に基づ
いてインターフエース回路に読み出し信号を与え
ると共に、タイミング回路をセツトする制御回路
と、インターフエース回路より読出された信号を
ラツチすると共に、センタからのデータ読出信号
に基づきデータを伝送する伝送制御手段と、を具
備することを特徴とするものである。

このような特徴を有する本発明によれば、デー
タ伝送装置は入力装置よりデータが得られたとき
にインターフエース回路によつてデータをコード
化して内部に保持し、そのデータを保持したこと
を示すデータ保持信号を論理積回路に出力する。
論理積回路ではこの出力とタイミング回路の出力
の論理積をとり、この論理積信号に基づいて制御
回路よりインターフエース回路に読出信号が与え
られ。こうすればインターフエース回路からはデ
ータが読出可能な状態となる。そしてセンタから
データ読出信号が伝えられればこの間にデータが
読出される。タイミング回路の動作時間はセンタ
より周期的に得られるデータ読出信号より長い時
間に設定されているため、動作時間内にはデータ
が読出され、センタにデータを伝送することがで
きる。従つてMRUを動作させるためのソフトウ
エアの開発は不要となり、経済的にデータ伝送装
置を構成することが可能となる。

実施例の説明 第２図は本発明によるデータ伝送装置の一実施
例を示す回路図である。本図において、従来例と
同一部分は同一の符号を用いて説明する。まずキ
ーボード１は従来のものと同じく最大８×８のマ
トリツクス状に接続されたキースイツチ群から成
るものとする。キーボード１はＫ／Ｄ・LSI２の
SL０〜SL３のバイナリ信号を８ビツトパラレル
にデコードする３−８デコーダ３の出力によつて
駆動され、その入力データをＫ／Ｄ・LSI２の入
力端子RL０〜RL７に与える。Ｋ／Ｄ・LSI２は
キーボード１より得られるデータを８ビツトパラ
レルデータに変換するものであつて、その内部に
８バイト分のバツフア回路を含んでいる。Ｋ／
Ｄ・LSI２のデータバス端子DB０〜DB７は、ラ
ツチ回路７と、Ｋ／Ｄ・LSI初期設定回路８に接
続される。ラツチ回路７はＫ／Ｄ・LSI２の出力
データを１バイトだけ一時保持するものであつ
て、そのデータを伝送制御インターフエースLSI
４に伝える。発振器６はクロツク信号をＫ／Ｄ・
LSI２と伝送制御インターフエースLSI４及びカ
ウンタ回路９に与える。カウンタ回路９はクロツ
ク信号を分周してデユーテイの異なる同一周波数
の信号Ａ，Ｂを発生するものである。キーボード
１より入力があつたときはＫ／Ｄ・LSI２の出力
端子INTよりデータ保持を示す信号が生じて
Ｋ／Ｄ・LSI２に保持された信号の読み出しを求
める。従来例においてはこの出力はMPUに割込
入力として与えられていたが、本実施例ではナン
ド回路１０に与えられる。一方このデータ伝送装
置にはセンタに接続されるラインにレシーバドラ
イバ回路が設けられ、これに伝送制御インターフ
エースLSI４が接続される。伝送制御インターフ
エースLSI４は入力ポートP2.0〜P2.7を有してお
り、データ伝送装置よりセンタにデータを伝送す
る場合には伝送制御インターフエースLSI４は入
力ポートP2.0〜P2.7に得られる８ビツトパラレル
データをシリアルデータに変換し、レシーバ／ド
ライバ回路１１よりラインを介してセンタに信号
を伝送する。又センタから信号が伝えられる場合
には、レシーバ／ドライバ回路１１を介してシリ
アルデータが伝送制御インターフエースLSI４に
伝わり、８ビツトパラレルデータに変換される。

さてセンタは通常周期的に、例えば1ms毎に各
端末をポーリングするが、他の処理に時間がかか
つて端末をポーリングできないことがある。その
場合にはラインを介してその旨の信号が伝えら
れ、伝送制御インターフエースLSI４の端
子に出力が得られる。出力はナンド回路
１０の入力に加えられる。ナンド回路１０には更
にフリツプフロツプ１３の出力が与えられてお
り、Ｋ／Ｄ・LSI２のデータ読み出しの条件であ
る論理積出力を発生するもので、その出力をイン
バータ１４とノア回路１５に与える。インバータ
１４はその反転出力をフリツプフロツプ１２のＤ
入力とナンド回路１６，１７に与える。ナンド回
路１７はインバータ１４の出力とフリツプフロツ
プ１２のＱ出力との論理積をとるものであつて、
その出力を単安定マルチバイブレータ１８に与え
る。単安定マルチバイブレータ１８はＫ／Ｄ・
LSI２のデータ読み出し速度とセンタからのポー
リング速度との整合をとるために伝送待時間タイ
マーとして設けられるタイミング回路であつて、
その動作時間はセンタにデータを伝送するときに
要する時間よりも十分長い動作時間、例えばこの
実施例では3msを有するように設定しておくもの
とする。単安定マルチバイブレータ１８の出力は
フリツプフロツプ１３の端子に与えられる。
ナンド回路１６はインバータ１４とフリツプフロ
ツプ１２のＥ出力及びカウンタ回路９の出力と
の論理積をとつてＫ／Ｄ・LSI２にスイツチ情報
読み取りのタイミングを与えるものであつて、そ
の出力をＫ／Ｄ・LSI２のリード端子及びフ
リツプフロツプ１３のＴ入力とナンド回路１９に
与える。ナンド回路１９はカウンタ回路９のＢ出
力との論理積をとつてラツチ回路７にストローブ
信号を与える。

次に本実施例のデータ伝送装置の動作について
波形図とフローチヤートを参照しつつ説明する。
まず電源が投入されるとステツプ21において電源
リセツト回路２０が動作して各部をリセツトし、
初期設定制御回路８によりＫ／Ｄ・LSI２をスイ
ツチ情報読み取りモードに設定する。そしてステ
ツプ22においてＫ／Ｄ・LSI２よりINT信号を待
ち受ける。ここで第３図ａはカウンタ回路９のＡ
出力を示しており、今時刻ｔ１においてキーボー
ド１のキーが押下され、その後再びスイツチが押
下されてＫ／Ｄ・LSI２のバツフアに第１，第２
のデータが保持されるとすると、時刻ｔ１に
INT出力が図示のように“Ｈ”レベルとなる。
ここでセンタからビジー信号が与えられ
ていないとすると、フリツプフロツプ１３はリセ
ツト状態で出力は“Ｈ”であるので、ナンド回
路１０の論理積出力によつて第３図ｃに示すよう
にフリツプフロツプ１２にＤ入力が与えられる。
従つてフリツプフロツプ１２は第３図ｄに示すよ
うＴ入力に同期してＱ出力を発生する。このＱ出
力によつてナンド回路１７を介して単安定マルチ
バイブレータ１８がトリガされ（ステツプ23）、
第３図ｇに示すように伝送待時間Ｔ、ここでは
3msの間動作を続ける。又フリツプフロツプ１２
のＱ出力によつてカウンタ回路９の出力に同期
して第３図ｅに示すようにＫ／Ｄ・LSI２にリー
ド信号が与えられる。そうすればＫ／Ｄ・
LSI２の内部バツフアに保持されている最初のキ
ー入力データがそのデータバス端子DB０〜DB
７より読み出されることとなる（ステツプ24）。
この読み出し期間中に、第３図ｆに示すようにカ
ウンタ回路９のＢ出力との論理積によりラツチ回
路７にストローブ信号が与えられる。従つ
て第３図ｉに示すように時刻ｔ２においてラツチ
回路７はＫ／Ｄ・LSI２の出力信号を保持するこ
ととなる（ステツプ25）。その後フリツプフロツ
プ１３がセツトされ、その出力がナンド回路１
０に与えられてＫ／Ｄ・LSI２からのデータの読
み出しが禁止される。この場合にはセンタはビジ
ー信号を発生していないので単安定マルチバイブ
レータ１８による伝送待時間中にこのデータ伝送
装置に対してポーリングが行われ、ラツチ回路７
のデータは伝送制御インターフエースLSI４を介
してセンタに伝送されることとなる。

そしてステツプ26において単安定マルチバイブ
レータ１８のタイムアツプを待ち受けており、時
刻ｔ３において単安定マルチバイブレータ１８の
出力が反転したとすると、フリツプフロツプ１３
は第３図ｈに示すようにリセツトされる。従つて
ナンド回路１０のゲートが開いてＫ／Ｄ・LSI２
のINT信号によりフリツプフロツプ１２にＤ入
力が与えられる。そのため前述の場合と同様にフ
リツプフロツプ１２がカウンタ回路９のＡ出力に
同期してセツトされ、続いてナンド回路１６より
Ｋ／Ｄ・LSI２にリード信号が伝えられる。
従つて時刻ｔ４にＫ／Ｄ・LSI２の出力信号がラ
ツチ回路７にラツチされ、その後のセンタからの
ポーリングによりＫ／Ｄ・LSI２のバツフアに保
持されていた二つ目のデータがセンタに送られ
る。

このように本発明ではタイミング回路を用いる
ことによつてセンタのポーリング速度とのタイミ
ングをとりつつ、キーボードのデータをセンタに
伝送している。ここでセンタからビジー信号が送
られてきた場合には、Ｋ／Ｄ・LSI２からデータ
の読み出しは行われず、ビジー状態が解除された
後データ伝送が行われる。

【図面の簡単な説明】

第１図は従来のデータ伝送装置を示す回路図、
第２図は本発明によるデータ伝送装置の回路構成
を示すブロツク図、第３図ａ〜ｉは第２図の各部
の波形を示す波形図である。第４図はその動作を
示すフローチヤートである。 １…キーボード、２…Ｋ／Ｄ・LSI、４…伝送
制御インターフエーイスLSI、７…ラツチ回路、
９…カウンタ回路、１０，１６，１７，１９…ナ
ンド回路、１２，１３…フリツプフロツプ、１８
…単安定マルチバイブレータ。

Claims (1)

1. 【特許請求の範囲】 １ 所定のタイミングでデータ読出信号が伝えら
   れるセンタとの間でデータ伝送を行うデータ伝送
   装置であつて、 入力装置より入力データをコード化して内部に
   保持し、該データを保持したときにデータ保持信
   号を出力すると共に、読出信号が与えられたとき
   に保持データを出力するインターフエース回路
   と、 前記データ伝送装置に対するセンタのデータ読
   み出し間隔以上の動作時間を有するタイミング回
   路と、 前記タイミング回路の出力、及び前記インター
   フエース回路のデータ保持信号の論理積をとる論
   理積回路と、 前記論理積回路の出力に基づいて前記インター
   フエース回路に読み出し信号を与えると共に、前
   記タイミング回路をセツトする制御回路と、 前記インターフエース回路より読出された信号
   を保持すると共に、前記センタからのデータ読出
   信号に基づきデータを伝送する伝送制御手段と、 を具備することを特徴とするデータ伝送装置。