JPH04324194A - Ｒｏｍ回路 - Google Patents
Ｒｏｍ回路Info
- Publication number
- JPH04324194A JPH04324194A JP3094586A JP9458691A JPH04324194A JP H04324194 A JPH04324194 A JP H04324194A JP 3094586 A JP3094586 A JP 3094586A JP 9458691 A JP9458691 A JP 9458691A JP H04324194 A JPH04324194 A JP H04324194A
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- Japan
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- cache memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＲＯＭ回路に関し、特に
キャッシュ付のＲＯＭ回路に関する。
キャッシュ付のＲＯＭ回路に関する。
【０００２】
【従来の技術】従来のＲＯＭ回路は、ＳＲＡＭ等のメモ
リに比較して低速であり、ＣＰＵからアクセスするとき
には、ＲＯＭのアクセス速度に合わせて、ＣＰＵのメモ
リ・アクセスが行われていた。
リに比較して低速であり、ＣＰＵからアクセスするとき
には、ＲＯＭのアクセス速度に合わせて、ＣＰＵのメモ
リ・アクセスが行われていた。
【０００３】
【発明が解決しようとする課題】上述した従来のＲＯＭ
回路は、ＣＰＵからアクセスするときには、ＲＯＭのア
クセス速度に合わせて、ＣＰＵのメモリ・アクセスが行
われていたので、コンピュータシステムのパフォーマン
スを低下させてしまうという欠点を有していた。
回路は、ＣＰＵからアクセスするときには、ＲＯＭのア
クセス速度に合わせて、ＣＰＵのメモリ・アクセスが行
われていたので、コンピュータシステムのパフォーマン
スを低下させてしまうという欠点を有していた。
【０００４】本発明の目的は、大容量のＲＯＭでも高速
のアクセスを行うことができ、コンピュータシステムの
パフォーマンスの低下を防ぐことができるＲＯＭ回路を
提供することにある。
のアクセスを行うことができ、コンピュータシステムの
パフォーマンスの低下を防ぐことができるＲＯＭ回路を
提供することにある。
【０００５】
【課題を解決するための手段】本発明のＲＯＭ回路は、
ＲＯＭを備え、中央処理装置からアクセスされるＲＯＭ
回路において、（Ａ）前記ＲＯＭのデータを一時的に記
憶する、前記ＲＯＭより高速なキャッシュメモリ、（Ｂ
）記憶場所選択指示信号を受信し、前記記憶場所選択指
示信号に従って前記キャッシュメモリと前記ＲＯＭとを
選択し、そのデータを出力するマルチプレクサ、（Ｃ）
前記ＲＯＭ内から読み出され前記キャッシュメモリに記
憶されたデータのアドレスを格納するキャッシュメモリ
・アドレス格納部、（Ｄ）前記中央処理装置から出力さ
れたアドレスと前記キャッシュメモリ・アドレス格納部
に記憶されたアドレスとを比較し、前記中央処理装置か
ら出力されたアドレスが前記キャッシュメモリ・アドレ
ス格納部に記憶されたデータのアドレスと一致したとき
には、前記キャッシュメモリに記憶されたデータを読み
出して出力するように、前記マルチプレクサに前記記憶
場所選択指示信号を出力するアドレス・コンパレータ、
を備えて構成されている。
ＲＯＭを備え、中央処理装置からアクセスされるＲＯＭ
回路において、（Ａ）前記ＲＯＭのデータを一時的に記
憶する、前記ＲＯＭより高速なキャッシュメモリ、（Ｂ
）記憶場所選択指示信号を受信し、前記記憶場所選択指
示信号に従って前記キャッシュメモリと前記ＲＯＭとを
選択し、そのデータを出力するマルチプレクサ、（Ｃ）
前記ＲＯＭ内から読み出され前記キャッシュメモリに記
憶されたデータのアドレスを格納するキャッシュメモリ
・アドレス格納部、（Ｄ）前記中央処理装置から出力さ
れたアドレスと前記キャッシュメモリ・アドレス格納部
に記憶されたアドレスとを比較し、前記中央処理装置か
ら出力されたアドレスが前記キャッシュメモリ・アドレ
ス格納部に記憶されたデータのアドレスと一致したとき
には、前記キャッシュメモリに記憶されたデータを読み
出して出力するように、前記マルチプレクサに前記記憶
場所選択指示信号を出力するアドレス・コンパレータ、
を備えて構成されている。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は本発明のＲＯＭ回路の一実施例を示
すブロック図である。
すブロック図である。
【０００８】図１に示す本実施例のＲＯＭ回路は、電気
的消去形プログラマブルＲＯＭ５、電気的消去形プログ
ラマブルＲＯＭ５のデータを一時的に記憶する、電気的
消去形プログラマブルＲＯＭ５より高速なキャッシュメ
モリ２、記憶場所選択指示信号を受信し、記憶場所選択
指示信号に従ってキャッシュメモリ２と電気的消去形プ
ログラマブルＲＯＭ５とを選択し、そのデータを出力す
るマルチプレクサ１、電気的消去形プログラマブルＲＯ
Ｍ５内から読み出されキャッシュメモリ２に記憶された
データのアドレスを格納するキャッシュメモリ・アドレ
ス格納部３、中央処理装置から出力されたアドレスとキ
ャッシュメモリ・アドレス格納部３に記憶されたアドレ
スとを比較し、中央処理装置から出力されたアドレスが
キャッシュメモリ・アドレス格納部３に記憶されたアド
レスと一致したときには、キャッシュメモリ２に記憶さ
れたデータを読み出して出力するように、マルチプレク
サ１に記憶場所選択指示信号を出力するアドレス・コン
パレータ４から構成されている。
的消去形プログラマブルＲＯＭ５、電気的消去形プログ
ラマブルＲＯＭ５のデータを一時的に記憶する、電気的
消去形プログラマブルＲＯＭ５より高速なキャッシュメ
モリ２、記憶場所選択指示信号を受信し、記憶場所選択
指示信号に従ってキャッシュメモリ２と電気的消去形プ
ログラマブルＲＯＭ５とを選択し、そのデータを出力す
るマルチプレクサ１、電気的消去形プログラマブルＲＯ
Ｍ５内から読み出されキャッシュメモリ２に記憶された
データのアドレスを格納するキャッシュメモリ・アドレ
ス格納部３、中央処理装置から出力されたアドレスとキ
ャッシュメモリ・アドレス格納部３に記憶されたアドレ
スとを比較し、中央処理装置から出力されたアドレスが
キャッシュメモリ・アドレス格納部３に記憶されたアド
レスと一致したときには、キャッシュメモリ２に記憶さ
れたデータを読み出して出力するように、マルチプレク
サ１に記憶場所選択指示信号を出力するアドレス・コン
パレータ４から構成されている。
【０００９】次に、動作を説明する。
【００１０】図１において、キャッシュメモリ２には、
電気的消去形プログラマブルＲＯＭ５のデータの一部の
、良くアクセスされるデータが一時的に記憶されている
。
電気的消去形プログラマブルＲＯＭ５のデータの一部の
、良くアクセスされるデータが一時的に記憶されている
。
【００１１】ここで、中央処理装置（図示せず）から送
出された、電気的消去形プログラマブルＲＯＭ５のデー
タをアクセスするためのアドレス信号が、アドレスバス
７から受信されたとすると、アドレス・コンパレータ４
は、中央処理装置から出力されたアドレスとキャッシュ
メモリ・アドレス格納部３に記憶されたアドレスとを比
較し、中央処理装置から出力されたアドレスがキャッシ
ュメモリ・アドレス格納部３に記憶されたアドレスと一
致したときには、キャッシュメモリ２に記憶されたデー
タを読み出して出力するように、マルチプレクサ１に記
憶場所選択指示信号９を出力する。また、中央処理装置
から出力されたアドレスがキャッシュメモリ・アドレス
格納部３に記憶されたアドレスと一致しないときには、
電気的消去形プログラマブルＲＯＭ５からデータを読み
出して出力するように、マルチプレクサ１に記憶場所選
択指示信号９を出力する。
出された、電気的消去形プログラマブルＲＯＭ５のデー
タをアクセスするためのアドレス信号が、アドレスバス
７から受信されたとすると、アドレス・コンパレータ４
は、中央処理装置から出力されたアドレスとキャッシュ
メモリ・アドレス格納部３に記憶されたアドレスとを比
較し、中央処理装置から出力されたアドレスがキャッシ
ュメモリ・アドレス格納部３に記憶されたアドレスと一
致したときには、キャッシュメモリ２に記憶されたデー
タを読み出して出力するように、マルチプレクサ１に記
憶場所選択指示信号９を出力する。また、中央処理装置
から出力されたアドレスがキャッシュメモリ・アドレス
格納部３に記憶されたアドレスと一致しないときには、
電気的消去形プログラマブルＲＯＭ５からデータを読み
出して出力するように、マルチプレクサ１に記憶場所選
択指示信号９を出力する。
【００１２】マルチプレクサ１は、アドレス・コンパレ
ータ４から記憶場所選択指示信号９を受信し、記憶場所
選択指示信号９に従ってキャッシュメモリ２か電気的消
去形プログラマブルＲＯＭ５かのいずれかを選択し、選
択した方からデータをアドレスにより読み出して出力す
る。マルチプレクサ１により選択され出力されたデータ
はデータバス６により中央処理装置に送出される。
ータ４から記憶場所選択指示信号９を受信し、記憶場所
選択指示信号９に従ってキャッシュメモリ２か電気的消
去形プログラマブルＲＯＭ５かのいずれかを選択し、選
択した方からデータをアドレスにより読み出して出力す
る。マルチプレクサ１により選択され出力されたデータ
はデータバス６により中央処理装置に送出される。
【００１３】また、アドレス・コンパレータ４は、マル
チプレクサ１に記憶場所選択指示信号９を出力すると同
時に、キャッシュメモリ２からデータが読み出されると
きには、電気的消去形プログラマブルＲＯＭ５からデー
タが読み出されるときに比較してアクセス時間が短いの
で、このアクセス時間が短いことを中央処理装置へ報せ
るためにアクセス時間通報信号８を中央処理装置に送出
する。
チプレクサ１に記憶場所選択指示信号９を出力すると同
時に、キャッシュメモリ２からデータが読み出されると
きには、電気的消去形プログラマブルＲＯＭ５からデー
タが読み出されるときに比較してアクセス時間が短いの
で、このアクセス時間が短いことを中央処理装置へ報せ
るためにアクセス時間通報信号８を中央処理装置に送出
する。
【００１４】なお、キャッシュメモリ・アドレス格納部
３は、中央処理装置からのアクセスされるデータがなか
ったときには、最も使用されないデータを廃棄し、新た
にアクセスされたデータを電気的消去形プログラマブル
ＲＯＭ５から読み出して、キャッシュメモリ２に記憶し
ておく。
３は、中央処理装置からのアクセスされるデータがなか
ったときには、最も使用されないデータを廃棄し、新た
にアクセスされたデータを電気的消去形プログラマブル
ＲＯＭ５から読み出して、キャッシュメモリ２に記憶し
ておく。
【００１５】このように、ＲＯＭ回路の内部にキャッシ
ュメモリ部を設けることにより、大容量のＲＯＭでも高
速のアクセスを行うことができ、コンピュータシステム
のパフォーマンスの低下を防ぐことができる。
ュメモリ部を設けることにより、大容量のＲＯＭでも高
速のアクセスを行うことができ、コンピュータシステム
のパフォーマンスの低下を防ぐことができる。
【００１６】
【発明の効果】以上説明したように、本発明のＲＯＭ回
路は、ＲＯＭ回路の内部にキャッシュメモリ部を設ける
ことにより、大容量のＲＯＭでも高速のアクセスを行う
ことができ、コンピュータシステムのパフォーマンスの
低下を防ぐことができるという効果を有している。
路は、ＲＯＭ回路の内部にキャッシュメモリ部を設ける
ことにより、大容量のＲＯＭでも高速のアクセスを行う
ことができ、コンピュータシステムのパフォーマンスの
低下を防ぐことができるという効果を有している。
【図１】本発明のＲＯＭ回路の一実施例を示すブロック
図である。
図である。
１ マルチプレクサ
２ キャッシュメモリ
３ キャッシュメモリ・アドレス格納部４
アドレス・コンパレータ ５ 電気的消去形プログラマブルＲＯＭ（ＥＥＰ
ＲＯＭ） ６ データバス ７ アドレスバス ８ アクセス時間通報信号 ９ 記憶場所選択指示信号
アドレス・コンパレータ ５ 電気的消去形プログラマブルＲＯＭ（ＥＥＰ
ＲＯＭ） ６ データバス ７ アドレスバス ８ アクセス時間通報信号 ９ 記憶場所選択指示信号
Claims (2)
- 【請求項１】 ＲＯＭを備え、中央処理装置からアク
セスされるＲＯＭ回路において、（Ａ）前記ＲＯＭのデ
ータを一時的に記憶する、前記ＲＯＭより高速なキャッ
シュメモリ、（Ｂ）記憶場所選択指示信号を受信し、前
記記憶場所選択指示信号に従って前記キャッシュメモリ
と前記ＲＯＭとを選択し、そのデータを出力するマルチ
プレクサ、（Ｃ）前記ＲＯＭ内から読み出され前記キャ
ッシュメモリに記憶されたデータのアドレスを格納する
キャッシュメモリ・アドレス格納部、（Ｄ）前記中央処
理装置から出力されたアドレスと前記キャッシュメモリ
・アドレス格納部に記憶されたアドレスとを比較し、前
記中央処理装置から出力されたアドレスが前記キャッシ
ュメモリ・アドレス格納部に記憶されたデータのアドレ
スと一致したときには、前記キャッシュメモリに記憶さ
れたデータを読み出して出力するように、前記マルチプ
レクサに前記記憶場所選択指示信号を出力するアドレス
・コンパレータ、を備えたことを特徴とするＲＯＭ回路
。 - 【請求項２】 請求項１記載のＲＯＭ回路において、
前記ＲＯＭが電気的消去形プログラマブルＲＯＭである
ことを特徴とするＲＯＭ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094586A JPH04324194A (ja) | 1991-04-25 | 1991-04-25 | Ｒｏｍ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094586A JPH04324194A (ja) | 1991-04-25 | 1991-04-25 | Ｒｏｍ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04324194A true JPH04324194A (ja) | 1992-11-13 |
Family
ID=14114381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3094586A Pending JPH04324194A (ja) | 1991-04-25 | 1991-04-25 | Ｒｏｍ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04324194A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07146820A (ja) * | 1993-04-08 | 1995-06-06 | Hitachi Ltd | フラッシュメモリの制御方法及び、それを用いた情報処理装置 |
| JP2006065533A (ja) * | 2004-08-26 | 2006-03-09 | Sony Corp | 半導体記憶装置およびそのアクセス方法、並びにメモリ制御システム |
| JP2010524059A (ja) * | 2007-03-30 | 2010-07-15 | ラムバス・インコーポレーテッド | 異なる種類の集積回路メモリ素子を有する階層メモリモジュールを含むシステム |
| JP2012038385A (ja) * | 2010-08-06 | 2012-02-23 | Renesas Electronics Corp | データ処理装置 |
-
1991
- 1991-04-25 JP JP3094586A patent/JPH04324194A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07146820A (ja) * | 1993-04-08 | 1995-06-06 | Hitachi Ltd | フラッシュメモリの制御方法及び、それを用いた情報処理装置 |
| JP2006065533A (ja) * | 2004-08-26 | 2006-03-09 | Sony Corp | 半導体記憶装置およびそのアクセス方法、並びにメモリ制御システム |
| JP2010524059A (ja) * | 2007-03-30 | 2010-07-15 | ラムバス・インコーポレーテッド | 異なる種類の集積回路メモリ素子を有する階層メモリモジュールを含むシステム |
| JP2012038385A (ja) * | 2010-08-06 | 2012-02-23 | Renesas Electronics Corp | データ処理装置 |
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