JPH10214228A - キャッシュメモリ制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 ユーザからキャッシュ可／不可の設定ができ
る環境においては、システムに合わせた最適な設定をソ
フトウェア制御により可能にし、ユーザからキャッシュ
可／不可の設定ができない環境においてはハードウェア
によりキャッシュ可／不可の制御を行うことを選択的に
実現する。 【解決手段】 ＣＰＵ２のキャッシュイネーブル端子Ｋ
ＥＮにはキャッシュイネーブル信号１４が入力され、キ
ャッシュメモリ４は、キャッシュイネーブル信号１４と
ページテーブルのキャッシャビリティ情報の両方がキャ
ッシュ可能なときに限ってキャッシュ可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャッシュメモリ
制御回路に関するものである。

【０００２】

【従来の技術】キャッシュメモリを備えたシステムにお
いては、全メモリ空間をキャッシュ可能な空間とキャッ
シュ不可能な空間とに分けることが行われる。この際、
キャッシュすると不都合な場合のみキャッシュ不可能と
し、残りの空間はすべてキャッシュ可能とするのが普通
である。

【０００３】従来、キャッシュ可／不可の設定には、ソ
フトウエア的にキャッシュ可／不可を設定する方法と、
ハードウエア的にアドレスをデコードして、その結果を
示す信号をＣＰＵのキャッシュ可／不可設定入力端子に
入力する方法とがあった。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
技術の前者の場合、メモリ保護機能が強力なＯＳにおい
ては、カーネルがキャッシュ可／不可の設定の権利を持
っていて、ユーザからは事実上この設定が不可能である
という問題点があった。

【０００５】また、従来の技術の後者の場合、ハードウ
エアで固定されたアドレス空間のためキャッシュ可／不
可の設定が柔軟性に欠けるという欠点があった。本発明
は、上述した問題点を解決するためになされたものであ
り、ユーザからキャッシュ可／不可の設定ができる環境
においては、システムに合わせた最適な設定をソフトウ
エア制御により可能にし、ユーザからキャッシュ可／不
可の設定ができない環境においてはハードウエアにより
キャッシュ可／不可の制御を行うことを選択的に実現す
ることを目的とする。

【０００６】

【課題を解決するための手段及び発明の効果】上述の課
題を解決するために、本発明のキャッシュメモリ制御回
路は、ＣＰＵから出力されるアドレスがキャッシュ可能
な空間であるか否かを判別する可否判別手段と、キャッ
シュ制御をハードウェア制御で行うかまたはソフトウェ
ア制御で行うかの設定を記憶し、該記憶に応じてキャッ
シュ制御選択信号を出力する設定保持手段と、常にキャ
ッシュ可能であることを示す常時キャッシュ可能信号と
前記可否判別手段の判別結果に対応するキャッシュ可否
信号のどちらをＣＰＵのキャッシュイネーブル端子に入
力するかを、前記キャッシュ制御選択信号に応じて選択
する信号選択手段とを備えている。

【０００７】本発明の可否判別手段は、例えば予めキャ
ッシュ可能として設定されているアドレスが入力された
なら、キャッシュ可／不可を示すための信号のレベルを
例えばアクティブレベルとすることにより、判別結果を
信号として出力するような手段であり、例えばアドレス
デコーダに兼務させることができる。

【０００８】また、設定保持手段は、書き込まれた内容
に応じた信号を継続的に出力するような手段であり、例
えば公知のレジスタを採用することができる。そして、
例えばＣＰＵにより、キャッシュ制御をハードウェア制
御で行うかまたはソフトウェア制御で行うかの設定をレ
ジスタに書き込んで、その設定に対応してキャッシュ制
御選択信号のレベルを切り換える構成とすればよい。

【０００９】信号選択手段は、２つの入力信号の一方を
択一的に選択して出力する構成を採用でき、例えば公知
のセレクタを使用できる。このキャッシュメモリ制御回
路においては、設定保持手段は、キャッシュ制御をハー
ドウェア制御で行うかまたはソフトウェア制御で行うか
の設定を記憶し、この記憶に応じてキャッシュ制御選択
信号を出力し、可否判別手段は、ＣＰＵから出力される
アドレスがキャッシュ可能なメモり空間であるか否かを
判別し、信号選択手段は、常にキャッシュ可能であるこ
とを示す常時キャッシュ可能信号と前記可否判別手段の
判別結果に対応するキャッシュ可否信号のどちらをＣＰ
Ｕのキャッシュイネーブル端子に入力するかを、前記キ
ャッシュ制御選択信号に応じて選択する。

【００１０】ここで、このキャッシュメモリ制御回路に
おいて、例えば設定保持手段を、ソフトウェア制御で行
う設定のときにはキャッシュ制御選択信号をアクティブ
レベルとする構成で、信号選択手段は、キャッシュ制御
選択信号がアクティブレベルのときには、常時キャッシ
ュ可能信号を選択する構成であるとして、キャッシュメ
モリ制御回路の動作を具体的に説明する。

【００１１】このキャッシュメモリ制御回路を用いるシ
ステムが、キャッシュ可／不可の設定をソフトウエア的
に設定できるシステムである場合には、まず設定保持手
段に、ソフトウェア制御で行う設定を記憶させる。する
と、設定保持手段が、キャッシュ制御選択信号をアクテ
ィブレベルとするから、信号選択手段は、ＣＰＵのキャ
ッシュイネーブル端子に入力する信号として常時キャッ
シュ可能信号を選択する。

【００１２】したがって、ソフトウェアで設定されてい
るキャッシュ可能空間（例えばＣＰＵのページテーブル
に設定されたキャッシャビリティ情報でキャッシュ可能
とされているメモリ空間）のキャッシュが可能となるか
ら、システムに合わせた柔軟な設定が可能になる。

【００１３】一方、キャッシュ可／不可の設定がハード
ウェア的になされるシステムの場合には、設定保持手段
に、ハードウェア制御で行う設定を記憶させる。する
と、設定保持手段が、キャッシュ制御選択信号を非アク
ティブレベルとするから、信号選択手段は、ＣＰＵのキ
ャッシュイネーブル端子に入力する信号として、可否判
別手段の判別結果に対応するキャッシュ可否信号を選択
する。

【００１４】そして、可否判別手段は、ＣＰＵから出力
されるアドレスがキャッシュ可能なメモり空間であれ
ば、キャッシュ可否信号としてキャッシュ可能を示す信
号を出力するから、ＣＰＵのキャッシュイネーブル端子
には、キャッシュ可能を示す信号が入力される。よっ
て、キャッシュ可能なメモリ空間のキャッシュを実行で
きる。

【００１５】また、ＣＰＵの出力するアドレスがキャッ
シュ不可能なメモリ空間なら、可否判別手段からは、キ
ャッシュ可否信号としてキャッシュ不可能を示す信号が
出力され、ＣＰＵのキャッシュイネーブル端子には、キ
ャッシュ不可能を示す信号が入力される。よって、キャ
ッシュ不可能なメモリ空間のキャッシュは実行されな
い。

【００１６】このように、メモり空間のキャッシュ可／
不可がハードウェア的に設定されているシステムに本発
明のキャッシュメモリ制御回路を用いれば、キャッシュ
可／不可はソフトウェアで制御されないので、たとえＯ
Ｓによって設定操作を禁止されるような場合でも、可否
判別手段の内部設定により、キャッシュ可／不可を設定
できる。

【００１７】

【発明の実施の形態】次に、本発明の好適な実施例を図
面を参照して説明することにより、発明の実施の形態を
説明する。

【００１８】

【実施例】図１は、本実施例のキャッシュメモリ制御回
路１の構成図である。なお、図１においては図示を省略
しているが、アドレスバスおよびデータバスには主記憶
（ＤＲＡＭ）、ＶＲＡＭ、拡張スロット、ＲＯＭ等が接
続されている。

【００１９】図１に示すように、ＣＰＵ２はキャッシュ
メモリ４を内蔵している。このＣＰＵ２は、公知のペー
ジング方式によってメモリ管理を行っており、各ページ
テーブル毎にキャッシュ可能／不可能を示すキャッシャ
ビリティ情報が設定されている。この情報はソフトウエ
アにより設定可能であるが、システムによってはＯＳの
カーネルがその権限を持っており、ユーザレベルでは変
更できないこともある。また、ＣＰＵ２のキャッシュイ
ネーブル端子ＫＥＮにはキャッシュイネーブル信号１４
が入力され、キャッシュメモリ４は、キャッシュイネー
ブル信号１４とページテーブルのキャッシャビリティ情
報の両方がキャッシュ可能なときに限ってキャッシュ可
能となる。

【００２０】ＣＰＵ２から出ているアドレスバスには、
本発明の判別手段としても機能するアドレスデコーダ６
が接続されている。このアドレスデコーダ６は、公知の
ものと同様にＣＰＵ２の出力するアドレスバスをデコー
ドし、本発明の設定保持手段としてのレジスタ８やその
他の各種デバイス（図示しない）のチップセレクト信号
を生成する。

【００２１】また、アドレスデコーダ６は、キャッシュ
可能空間デコード信号１２も生成する。詳しくは、アド
レスデコーダ６は、例えば図２（ａ）に示すようなアド
レスマップのキャッシュ可能な空間のアドレスが入力さ
れると、キャッシュ可能空間デコード信号１２をアクテ
ィブ（本実施例では０でアクティブ）にし、それ以外の
アドレス（キャッシュ不可能な空間のアドレス）なら、
キャッシュ可能空間デコード信号１２を非アクティブに
する構造である。

【００２２】アドレスデコーダ６からのキャッシュ可能
空間デコード信号１２は、本発明の信号選択手段として
のセレクタ１０のＡ端子に入力される。またセレクタ１
０のＢ端子には０レベル信号が入力され、セレクタ１０
は、Ｓ端子に入力されるレジスタ８からのキャッシュ制
御選択信号１６が０（ローレベル）のときにはキャッシ
ュ可能空間デコード信号１２を選択してＹ端子から出力
し、Ｓ端子に入力されるレジスタ８からのキャッシュ制
御選択信号１６が１（ハイレベル）のときにはＢ端子か
らの０レベル信号を選択してＹ端子から出力する構造で
ある。そして、このセレクタ１０の出力が、キャッシュ
イネーブル信号１４としてＣＰＵ２のキャッシュイネー
ブル端子ＫＥＮに入力する。

【００２３】レジスタ８は、ＣＰＵ２のデータバスに接
続されており、アドレスデコーダ６の出力するチップセ
レクト信号によって選択され、ＣＰＵ２のＲＤ信号で読
み出しが、ＷＲ信号で書き込みが行われる。しかして、
この書き込まれた内容（本実施例では０または１）に対
応するレベルの信号を、キャッシュ制御選択信号１６と
して出力する構造である。

【００２４】次に、このような構成になる本実施例のキ
ャッシュメモリ制御回路１の動作について図１および図
２参照して説明する。図２は１メガバイトのメモリ空間
を持つシステムのメモリマップの一例の説明である。図
２（ａ）はハードウェア制御の場合のキャッシュ可／不
可の設定を例示し、アドレスデコーダ６は、この設定に
対応して０００００H 〜Ａ００００HおよびＥ００００H
〜ＦＦＦＦＦH のアドレスなら、キャッシュ可能空間
デコード信号１２をアクティブレベル（本実施例では０
レベル）にし、それ以外のアドレスなら、キャッシュ可
能空間デコード信号１２を非アクティブレベルにする設
定とされている。

【００２５】一方、図２（ｂ）はページテーブル設定方
式によるソフトウェア制御の場合のキャッシュ可／不可
の設定を例示している。なお、この図２（ｂ）に示され
る例は、システムにより拡張スロットがメモリだけに限
定されたので、拡張スロットをキャッシュ可にした。ま
たＲＯＭはアクセスが遅く、ブート時に主記憶に転送し
て使うのでキャッシュ不可にした（キャッシュ可にする
とキャッシュラインフィルが実行され、ＲＯＭのような
遅いデバイスはかえってパフォーマンスが落ちる）。そ
して、主記憶の一部が未使用で、その部分をメモリマッ
プドＩ／Ｏにしたため、ここはキャッシュ不可とした。
ソフトウェア制御の場合には、このようにシステムに合
わせたチューニングが可能になる。

【００２６】さて、ハードウェア制御の場合には、ＣＰ
Ｕ２によりレジスタ８に０を書き込む。すると、セレク
タ１０がＡ側を選択するので、アドレスデコーダ６から
のキャッシュ可能空間デコード信号１２が、ＣＰＵ２の
キャッシュイネーブル信号１４として入力される。この
結果、ＣＰＵ２が出力するアドレスが０００００H 〜Ａ
００００H およびＥ００００H 〜ＦＦＦＦＦH なら、キ
ャッシュ可能空間デコード信号１２がアクティブにさ
れ、したがってキャッシュイネーブル信号１４がアクテ
ィブレベルになる。また、図２（ａ）に示されるよう
に。これらのアドレス（ＤＲＡＭとＲＯＭ）について
は、キャッシャビリティ情報もキャッシュ可能とされて
いるから、キャッシュが実行されることになる。このハ
ードウェア制御を採用するのは、例えばＯＳによって阻
止されるために、ユーザ側でキャッシュ可能／不可能を
設定できない環境で有用である。

【００２７】他方、ソフトウェア制御による場合には、
ＣＰＵ２によりレジスタ８に１を書き込む。すると、セ
レクタ１０がＢ側を選択するので、Ｂ端子からの０レベ
ル信号が、ＣＰＵ２のキャッシュイネーブル信号１４と
して入力される。この結果、アドレス０００００H 〜９
００００H およびＣ００００H 〜Ｅ００００H について
は、キャッシュイネーブル信号１４とページテーブルの
キャッシャビリティ情報の両方がキャッシュ可能となる
ので、これらのアドレス（ＤＲＡＭの一部と拡張スロッ
ト）については、キャッシュが実行される。つまり、Ｃ
ＰＵ２のページテーブルに設定されたキャッシャビリテ
ィの情報に従って、ＤＲＡＭの一部と拡張スロットの空
間がキャッシュされる。

【００２８】以上のように、本実施例のキャッシュメモ
リ制御回路１によれば、ユーザからキャッシュ可／不可
の設定ができる環境においては、システムに合わせた最
適な設定をソフトウエア制御により可能にし、ユーザか
らキャッシュ可／不可の設定ができない環境においては
ハードウエアによりキャッシュ可／不可の制御を行うこ
とを選択的に実現することができる。そして、ハードウ
ェアによりキャッシュ可／不可を制御する際には、たと
えＯＳによって設定操作を禁止されるような場合でも、
キャッシュ可／不可を設定できる。

【図面の簡単な説明】

【図１】 実施例のキャッシュメモリ制御回路の構成図
である。

【図２】 実施例のキャッシュメモリ制御回路を備える
システムにおけるキャッシャビリティの設定の例示図で
あり、図２（ａ）はハードウェア制御の場合のメモリマ
ップの、図２（ｂ）はページテーブル設定方式によるソ
フトウェア制御の場合のメモリマップの例示図である。

【符号の説明】

１…キャッシュメモリ制御回路 ２…ＣＰＵ ４…キャッシュメモリ ６…アドレスデコーダ（可否判別手段） ８…レジスタ（設定保持手段） １０…セレクタ（信号選択手段） １２…キャッシュ可能空間デコード信号 １４…キャッシュイネーブル信号 １６…キャッシュ制御選択信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵから出力されるアドレスがキャッ
   シュ可能なメモり空間であるか否かを判別する可否判別
   手段と、 キャッシュ制御をハードウェア制御で行うかまたはソフ
   トウェア制御で行うかの設定を記憶し、該記憶に応じて
   キャッシュ制御選択信号を出力する設定保持手段と、 常にキャッシュ可能であることを示す常時キャッシュ可
   能信号と前記可否判別手段の判別結果に対応するキャッ
   シュ可否信号のどちらをＣＰＵのキャッシュイネーブル
   端子に入力するかを、前記キャッシュ制御選択信号に応
   じて選択する信号選択手段とを備えることを特徴とする
   キャッシュメモリ制御回路。