JPH0432421B2 - - Google Patents
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- JPH0432421B2 JPH0432421B2 JP57144308A JP14430882A JPH0432421B2 JP H0432421 B2 JPH0432421 B2 JP H0432421B2 JP 57144308 A JP57144308 A JP 57144308A JP 14430882 A JP14430882 A JP 14430882A JP H0432421 B2 JPH0432421 B2 JP H0432421B2
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- JP
- Japan
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- channel
- input
- connection request
- channels
- control device
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はデータ処理システムのチヤネル制御方
式に関する。
式に関する。
このようなデータ処理システムにおいて、チヤ
ネルと入出力装置がＩ／Ｏインタフエースを介し
て入出力動作を実行するとき、チヤネルは複数の
配下の入出力装置の中の一台と結合状態となり、
結合状態となつた入出力装置とのみ入出力動作を
実行できる。
ネルと入出力装置がＩ／Ｏインタフエースを介し
て入出力動作を実行するとき、チヤネルは複数の
配下の入出力装置の中の一台と結合状態となり、
結合状態となつた入出力装置とのみ入出力動作を
実行できる。
結合状態となるためには、チヤネルから入出力
装置に対する第二の結合要求を行うか、入出力装
置からチヤネルに対する第一の結合要求を行わな
ければならないが、第一と第二の結合要求の競合
などのような方法で調整し、かつ第一又は第二の
結合要求から結合状態になるまでの時間を短縮す
る（入出力動作の性能を向上させる）かが問題と
なる。
装置に対する第二の結合要求を行うか、入出力装
置からチヤネルに対する第一の結合要求を行わな
ければならないが、第一と第二の結合要求の競合
などのような方法で調整し、かつ第一又は第二の
結合要求から結合状態になるまでの時間を短縮す
る（入出力動作の性能を向上させる）かが問題と
なる。
さて、入出力装置の起動動作は次のように行わ
れる。プログラムにより入出力命令（以下CHC
命令と略称する。）が実行されると、中央処理装
置（以下CPUと略称する。）はチヤネル制御装置
（以下CHCと略称する。）にCHC命令実行の指示
を行い、該指示を受付けたCHCは、主記憶装置
（以下MEMと略称する。）の指定エリアから、
CHC命令のオペレーシヨンの種類と入出力動作
を実行するチヤネル置と入出力装置のアドレスを
指定するデバイスアドレス語（以下DAWと略称
する。）を読出し、オペレーシヨンが入出力動作
の開始オペレーシヨンであれば、さらにMEMの
指定エリアから入出力動作の詳細を指定したチヤ
ネルコマンド語（以下CCWと略称する。）から構
成されるチヤネルプログラムのメモリアドレスを
指定するコマンドアドレス語（以下CAWと略称
する。）を読出す。その後にチヤネル（存在すれ
ばサブチヤネル）の状態がチエツクされ、入出力
装置と結合が必要であればチヤネルから入出力装
置に対して第二の結合要求が送出される。
れる。プログラムにより入出力命令（以下CHC
命令と略称する。）が実行されると、中央処理装
置（以下CPUと略称する。）はチヤネル制御装置
（以下CHCと略称する。）にCHC命令実行の指示
を行い、該指示を受付けたCHCは、主記憶装置
（以下MEMと略称する。）の指定エリアから、
CHC命令のオペレーシヨンの種類と入出力動作
を実行するチヤネル置と入出力装置のアドレスを
指定するデバイスアドレス語（以下DAWと略称
する。）を読出し、オペレーシヨンが入出力動作
の開始オペレーシヨンであれば、さらにMEMの
指定エリアから入出力動作の詳細を指定したチヤ
ネルコマンド語（以下CCWと略称する。）から構
成されるチヤネルプログラムのメモリアドレスを
指定するコマンドアドレス語（以下CAWと略称
する。）を読出す。その後にチヤネル（存在すれ
ばサブチヤネル）の状態がチエツクされ、入出力
装置と結合が必要であればチヤネルから入出力装
置に対して第二の結合要求が送出される。
従来、同種のCHCとチヤネルで、CHCは第一
の結合要求を行う入出力装置からの信号（以下
RQI信号と略称する。）をチヤネルから直接受取
り受付可能か否か判断し、可能であればチヤネル
に第一の結合要求を受付けるように指示し、該指
示によりチヤネルは受付動作を開始した。従つて
CHC命令をCHCが受付けたとき、対応するチヤ
ネルに第一の結合要求を受付けるように指示した
後であれば、第一の結合要求の受付動作がチヤネ
ルで解除されたときCHC命令による第二の結合
要求の指示がチヤネルに対して必要か否かチエツ
クし必要であれば行い、また対応するチヤネルに
第一の結合要求を受付けるように指示していなけ
れば同様に第二の結合要求の指示が必要か否かチ
エツクし必要であれば行い、該指示によりチヤネ
ルは第二の結合要求の動作を開始した。
の結合要求を行う入出力装置からの信号（以下
RQI信号と略称する。）をチヤネルから直接受取
り受付可能か否か判断し、可能であればチヤネル
に第一の結合要求を受付けるように指示し、該指
示によりチヤネルは受付動作を開始した。従つて
CHC命令をCHCが受付けたとき、対応するチヤ
ネルに第一の結合要求を受付けるように指示した
後であれば、第一の結合要求の受付動作がチヤネ
ルで解除されたときCHC命令による第二の結合
要求の指示がチヤネルに対して必要か否かチエツ
クし必要であれば行い、また対応するチヤネルに
第一の結合要求を受付けるように指示していなけ
れば同様に第二の結合要求の指示が必要か否かチ
エツクし必要であれば行い、該指示によりチヤネ
ルは第二の結合要求の動作を開始した。
この方式によれば第二の結合要求から結合状態
になるまでの時間は増加しないが、第一の結合要
求から結合状態になるまでの時間はチヤネルから
CHCに対してRQI信号を送り、CHCが第一の結
合要求受付の可否を判断しチヤネルに対して指示
するため著しく増加し、入出力動作の性能低下を
持たらしていた。
になるまでの時間は増加しないが、第一の結合要
求から結合状態になるまでの時間はチヤネルから
CHCに対してRQI信号を送り、CHCが第一の結
合要求受付の可否を判断しチヤネルに対して指示
するため著しく増加し、入出力動作の性能低下を
持たらしていた。
本発明の目的は、入出力装置からチヤネルに対
する第一の結合要求から結合状態になるまでの時
間を短縮するため、チヤネルがCHCとは独立に
入出力装置から第一の結合要求のためのRQI信号
を受付け、配下の複数の入出力装置の中から一台
を選択する機能を具備する場合において、チヤネ
ルから入出力装置に対する第二の結合要求を行う
とき、CHCからチヤネルに対して“起動要請”
の指示を行うことによつて第一の結合要求との競
合を容易に回避し、かつ第二の結合要求から結合
状態までの時間を増加させないようにしたもので
ある。
する第一の結合要求から結合状態になるまでの時
間を短縮するため、チヤネルがCHCとは独立に
入出力装置から第一の結合要求のためのRQI信号
を受付け、配下の複数の入出力装置の中から一台
を選択する機能を具備する場合において、チヤネ
ルから入出力装置に対する第二の結合要求を行う
とき、CHCからチヤネルに対して“起動要請”
の指示を行うことによつて第一の結合要求との競
合を容易に回避し、かつ第二の結合要求から結合
状態までの時間を増加させないようにしたもので
ある。
本発明は複数のチヤネルを制御するチヤネル制
御装置と前記チヤネルに接続され該チヤネルによ
つて制御される複数の入出力装置とを具備し、前
記チヤネルは前記入出力装置から該チヤネルに対
する第一の結合要求を前記チヤネル制御装置とは
独立に受付け配下の複数の入出力装置から一台を
選択できる制御部を含むデータ処理システムにお
いて、前記チヤネルから前記入出力装置に対する
第二の結合要求を行う前に、前記チヤネル制御装
置から前記チヤネルに対して“起動要請”の指示
を行う手段と、前記チヤネルは該指示を受付ける
と第一の結合要求を受付動作中であれば、該動作
中であることを前記チヤネル制御装置に報告し、
前記動作中の解除時点を割込によりチヤネル制御
装置に報告し、前記動作中の解除後は第一の結合
要求を受付けず、一方、前記第一の結合要求の受
付動作中でなければ該動作中でないことを前記チ
ヤネル制御装置に報告し、該報告後は第一の結合
要求を受付けない手段とを含んで構成される。
御装置と前記チヤネルに接続され該チヤネルによ
つて制御される複数の入出力装置とを具備し、前
記チヤネルは前記入出力装置から該チヤネルに対
する第一の結合要求を前記チヤネル制御装置とは
独立に受付け配下の複数の入出力装置から一台を
選択できる制御部を含むデータ処理システムにお
いて、前記チヤネルから前記入出力装置に対する
第二の結合要求を行う前に、前記チヤネル制御装
置から前記チヤネルに対して“起動要請”の指示
を行う手段と、前記チヤネルは該指示を受付ける
と第一の結合要求を受付動作中であれば、該動作
中であることを前記チヤネル制御装置に報告し、
前記動作中の解除時点を割込によりチヤネル制御
装置に報告し、前記動作中の解除後は第一の結合
要求を受付けず、一方、前記第一の結合要求の受
付動作中でなければ該動作中でないことを前記チ
ヤネル制御装置に報告し、該報告後は第一の結合
要求を受付けない手段とを含んで構成される。
次に本発明の一実施例について図面を参照して
詳細に説明する。第１図は本発明を実施している
データ処理システムの構成図である。１０は
MEM、１１は主記憶制御装置（以下MCUと略
称する。）、１２はCPU、１３はCHC、１４はチ
ヤネル、１５はＩ／Ｏインタフエース、１６は入
出力装置である。１３は複数のチヤネル１４を制
御し、該チヤネル１４はインタフエース１５で接
続されている複数入出力装置１６を制御するが、
一台の入出力装置１６とインタフエース１５上で
結合状態となることができ、一時点においては一
台の入出力装置１６と入出力動作を行う。
詳細に説明する。第１図は本発明を実施している
データ処理システムの構成図である。１０は
MEM、１１は主記憶制御装置（以下MCUと略
称する。）、１２はCPU、１３はCHC、１４はチ
ヤネル、１５はＩ／Ｏインタフエース、１６は入
出力装置である。１３は複数のチヤネル１４を制
御し、該チヤネル１４はインタフエース１５で接
続されている複数入出力装置１６を制御するが、
一台の入出力装置１６とインタフエース１５上で
結合状態となることができ、一時点においては一
台の入出力装置１６と入出力動作を行う。
第２図は本発明を実施しているCHCとチヤネ
ルの一実施例の構成図を示す。CHC１３はメモ
リアクセス部２０、チヤネル制御部２１、チヤネ
ルデータ部２２から構成される。メモリアクセス
部２０はインタフエース２６でMCU１１に接続
されチヤネル制御部２１、チヤネルデータ部２２
からのメモリアクセス要求などを処理する。チヤ
ネル制御部２１はフアムウエアで制御され、
CHC命令、チヤネルプログラム、チヤネル、入
出力装置の状態などを解読しCHC内の他の部分、
チヤネルを制御する。チヤネルデータ部２２はチ
ヤネル制御部２１の指示によつてチヤネルと
MEMとのデータ転送を制御する。２３はチヤネ
ル制御部２１、チヤネルデータ部２２とチヤネル
を接続するチヤネル接続部である。２４はチヤネ
ルであり１４と同等である。インタフエース２５
はＩ／Ｏインタフエースであり、インタフエース
１５と同等であり、インタフエース２６はMCU
−CHCインタフエースである。
ルの一実施例の構成図を示す。CHC１３はメモ
リアクセス部２０、チヤネル制御部２１、チヤネ
ルデータ部２２から構成される。メモリアクセス
部２０はインタフエース２６でMCU１１に接続
されチヤネル制御部２１、チヤネルデータ部２２
からのメモリアクセス要求などを処理する。チヤ
ネル制御部２１はフアムウエアで制御され、
CHC命令、チヤネルプログラム、チヤネル、入
出力装置の状態などを解読しCHC内の他の部分、
チヤネルを制御する。チヤネルデータ部２２はチ
ヤネル制御部２１の指示によつてチヤネルと
MEMとのデータ転送を制御する。２３はチヤネ
ル制御部２１、チヤネルデータ部２２とチヤネル
を接続するチヤネル接続部である。２４はチヤネ
ルであり１４と同等である。インタフエース２５
はＩ／Ｏインタフエースであり、インタフエース
１５と同等であり、インタフエース２６はMCU
−CHCインタフエースである。
第３図はチヤネル制御部２１のブロツク図の一
例を示す。３０は制御記憶アドレス制御部であ
る。制御記憶（以下CSと略称す）。アドレスはフ
アームウエアによる指定すなわち信号３６による
指定と、CPU１２（MCU１１を介して）、チヤ
ネルデータ部２２、チヤネル２４からの要求によ
る指定すなわち信号３４による指定で決定され
る。本実施例においてフアームウエアは信号３４
によつて開始アドレスが与えられ以降は信号３６
によつて指定されるアドレスで処理を行うことに
なる。３１はフアームウエアが格納される制御記
憶部（以下CS部と略称する）であり、信号３５
でアドレスされる。レジスタ３３はCS読出レジ
スタであり、CS部３１からの読出データが設定
されフアームウエアからの指示を他ブロツクへ与
える。３２はデータ処理部であり、レジスタ３３
からの信号３７を受けてデータの演算、メモリア
クセス部２０と信号３８，３９、チヤネルデータ
部２２と信号３１０，３１１、チヤネル接続部２
３と信号３１２，３１３を介してデータの授受、
指示の送出などを行う。
例を示す。３０は制御記憶アドレス制御部であ
る。制御記憶（以下CSと略称す）。アドレスはフ
アームウエアによる指定すなわち信号３６による
指定と、CPU１２（MCU１１を介して）、チヤ
ネルデータ部２２、チヤネル２４からの要求によ
る指定すなわち信号３４による指定で決定され
る。本実施例においてフアームウエアは信号３４
によつて開始アドレスが与えられ以降は信号３６
によつて指定されるアドレスで処理を行うことに
なる。３１はフアームウエアが格納される制御記
憶部（以下CS部と略称する）であり、信号３５
でアドレスされる。レジスタ３３はCS読出レジ
スタであり、CS部３１からの読出データが設定
されフアームウエアからの指示を他ブロツクへ与
える。３２はデータ処理部であり、レジスタ３３
からの信号３７を受けてデータの演算、メモリア
クセス部２０と信号３８，３９、チヤネルデータ
部２２と信号３１０，３１１、チヤネル接続部２
３と信号３１２，３１３を介してデータの授受、
指示の送出などを行う。
第４図はCPU１２からCHC命令の実行指示を
受けたためCS部３１内のフアームウエアが起動
されたときのフローチヤートを示す。フアームウ
エアが起動されるとMEM１０からDAWとCAW
を読出し、DAWで指定されたオペレーシヨンが
入出力装置と第二の結合が必要なオペレシヨンか
否かチエツクし、結合が必要であればDAWで指
定されたチヤネルに“起動要請指示”を行つた
後、チヤネルが入出力装置からの第一の結合要求
による処理中か否かを示すチヤネル１４内の
STAV Ｆ／Ｆを読出しチエツクする。STAV
Ｆ／Ｆが“１”であれば第一の結合要求による処
理が解除されたときに該当チヤネルから要求され
る“起動開始割込”を持ち（他にフアームウエア
に対する要求があれば処理可能である。）、
STAV Ｆ／Ｆが“０”であれば第二の結合がな
され、DMW，CAWで指定されたオペレーシヨ
ンの処理が続行される。またチヤネルからの“起
動開始割込”を受付けたときはSTAV Ｆ／Ｆが
“０”であつたときと同様の処理を行う。
受けたためCS部３１内のフアームウエアが起動
されたときのフローチヤートを示す。フアームウ
エアが起動されるとMEM１０からDAWとCAW
を読出し、DAWで指定されたオペレーシヨンが
入出力装置と第二の結合が必要なオペレシヨンか
否かチエツクし、結合が必要であればDAWで指
定されたチヤネルに“起動要請指示”を行つた
後、チヤネルが入出力装置からの第一の結合要求
による処理中か否かを示すチヤネル１４内の
STAV Ｆ／Ｆを読出しチエツクする。STAV
Ｆ／Ｆが“１”であれば第一の結合要求による処
理が解除されたときに該当チヤネルから要求され
る“起動開始割込”を持ち（他にフアームウエア
に対する要求があれば処理可能である。）、
STAV Ｆ／Ｆが“０”であれば第二の結合がな
され、DMW，CAWで指定されたオペレーシヨ
ンの処理が続行される。またチヤネルからの“起
動開始割込”を受付けたときはSTAV Ｆ／Ｆが
“０”であつたときと同様の処理を行う。
第５図はチヤネル２４がフアームウエアからの
“起動要請指示”を受付けたときの動作フローを
示した。該指示を受付けると入出力装置からの第
一の結合要求による処理中か否かをチエツクし、
該処理中であればSTAV Ｆ／Ｆをセツトし該処
理中が解除されるのを待ち、解除されたとき
STAV Ｆ／Ｆをリセツトすると共にチヤネル制
御部２１に対して“起動開始割込”要求を行い、
以後第一の結合要求の受付を禁止する。また第一
の結合要求による処理中でなければ以後第一の結
合要求の受付を禁止するのみである。いずれの場
合も後の動作はフアームウエアから後に行われる
指示による。
“起動要請指示”を受付けたときの動作フローを
示した。該指示を受付けると入出力装置からの第
一の結合要求による処理中か否かをチエツクし、
該処理中であればSTAV Ｆ／Ｆをセツトし該処
理中が解除されるのを待ち、解除されたとき
STAV Ｆ／Ｆをリセツトすると共にチヤネル制
御部２１に対して“起動開始割込”要求を行い、
以後第一の結合要求の受付を禁止する。また第一
の結合要求による処理中でなければ以後第一の結
合要求の受付を禁止するのみである。いずれの場
合も後の動作はフアームウエアから後に行われる
指示による。
本発明には以上説明したようにチヤネル制御装
置からチヤネルに対して“起動要請”の指示を行
い、チヤネルは該指示で指定された処理を行うこ
とにより入出力動作の性能を低下させることなく
チヤネルと入出力装置間の第一と第二の結合要求
の競合を容易に回避できる効果がある。
置からチヤネルに対して“起動要請”の指示を行
い、チヤネルは該指示で指定された処理を行うこ
とにより入出力動作の性能を低下させることなく
チヤネルと入出力装置間の第一と第二の結合要求
の競合を容易に回避できる効果がある。
第１図は本発明を実施しているデータ処理シス
テムの構成図、第２図は本発明を実施しているチ
ヤネル制御装置とチヤネルの一例の構成図、第３
図はチヤネル制御装置の一例のブロツク図、第４
図は中央処理装置から入出力命令実行指示を受け
たチヤネル制御装置のフアームウエアの処理フロ
ー、第５図はチヤネル制御装置のフアームウエア
から“起動要請”指示を受けたチヤネルの処理フ
ローである。 １０…主記憶装置（MEM）、１１…主記憶制
御装置（MCU）、１２…中央処理装置（CPU）、
１３…チヤネル制御装置（CHC）、１４…チヤネ
ル、１５…Ｉ／Ｏインタフエース、１６…入出力
装置、２０…メモリアクセス部、２１…チヤネル
制御部、２２…チヤネルデータ部、２３…チヤネ
ル接続部、２４…チヤネル、３０…制御記憶アド
レス制御部、３１…制御記憶（CS）、３２…デー
タ処理部、３３…CS読出レジスタ、３４，３６
…CSアドレス指定信号、３５…CSアドレス信
号、３７…データ処理部の制御信号、３８，３９
…対メモリアクセス部インタフエース信号、３１
０，３１１…対チヤネルデータ部インタフエース
信号、３１２，３１３…対チヤネル接続部インタ
フエース信号。
テムの構成図、第２図は本発明を実施しているチ
ヤネル制御装置とチヤネルの一例の構成図、第３
図はチヤネル制御装置の一例のブロツク図、第４
図は中央処理装置から入出力命令実行指示を受け
たチヤネル制御装置のフアームウエアの処理フロ
ー、第５図はチヤネル制御装置のフアームウエア
から“起動要請”指示を受けたチヤネルの処理フ
ローである。 １０…主記憶装置（MEM）、１１…主記憶制
御装置（MCU）、１２…中央処理装置（CPU）、
１３…チヤネル制御装置（CHC）、１４…チヤネ
ル、１５…Ｉ／Ｏインタフエース、１６…入出力
装置、２０…メモリアクセス部、２１…チヤネル
制御部、２２…チヤネルデータ部、２３…チヤネ
ル接続部、２４…チヤネル、３０…制御記憶アド
レス制御部、３１…制御記憶（CS）、３２…デー
タ処理部、３３…CS読出レジスタ、３４，３６
…CSアドレス指定信号、３５…CSアドレス信
号、３７…データ処理部の制御信号、３８，３９
…対メモリアクセス部インタフエース信号、３１
０，３１１…対チヤネルデータ部インタフエース
信号、３１２，３１３…対チヤネル接続部インタ
フエース信号。
Claims (1)
- 【特許請求の範囲】 １ 複数のチヤネルを制御するチヤネル制御装置
と、前記チヤネルに接続され該チヤネルによつて
制御される複数の入出力装置とを具備し、前記チ
ヤネルは前記入出力装置から該チヤネルに対する
第一の結合要求を前記チヤネル制御装置とは独立
に受付け配下の複数の入出力装置から一台を選択
できる制御部を含むデータ処理システムにおい
て、 前記チヤネルから前記入出力装置に対する第二
の結合要求を行う前に前記チヤネル制御装置から
前記チヤネルに対して“起動要請”の指示を行う
手段と、 前記チヤネルは該指示を受付けると第一の結合
要求を受付動作中であれば、該動作中であること
を前記チヤネル制御装置に報告し、前記動作中の
解除時点を割込により前記チヤネル制御装置に報
告し、前記動作中の解除後は第一の結合要求を受
付けず、 一方、前記第一の結合要求の受付動作中でなけ
れば該動作中でないことを前記チヤネル制御装置
に報告し、該報告後は第一の結合要求を受付けな
い手段を含むことを特徴とするデータ処理システ
ムのチヤネル制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14430882A JPS5935224A (ja) | 1982-08-20 | 1982-08-20 | デ−タ処理システムのチヤネル制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14430882A JPS5935224A (ja) | 1982-08-20 | 1982-08-20 | デ−タ処理システムのチヤネル制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5935224A JPS5935224A (ja) | 1984-02-25 |
| JPH0432421B2 true JPH0432421B2 (ja) | 1992-05-29 |
Family
ID=15359058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14430882A Granted JPS5935224A (ja) | 1982-08-20 | 1982-08-20 | デ−タ処理システムのチヤネル制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5935224A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61163455A (ja) * | 1985-01-16 | 1986-07-24 | Fujitsu Ltd | チャネル制御方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5220295B2 (ja) * | 1974-08-21 | 1977-06-02 | ||
| JPS532049A (en) * | 1976-06-29 | 1978-01-10 | Hitachi Ltd | Input output processing device |
| JPS54531A (en) * | 1977-06-03 | 1979-01-05 | Hitachi Ltd | Channel control system |
-
1982
- 1982-08-20 JP JP14430882A patent/JPS5935224A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5935224A (ja) | 1984-02-25 |
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