JPS60207944A - デ−タ転送制御方式 - Google Patents
デ−タ転送制御方式Info
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- JPS60207944A JPS60207944A JP6487184A JP6487184A JPS60207944A JP S60207944 A JPS60207944 A JP S60207944A JP 6487184 A JP6487184 A JP 6487184A JP 6487184 A JP6487184 A JP 6487184A JP S60207944 A JPS60207944 A JP S60207944A
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- JP
- Japan
- Prior art keywords
- transfer
- channel device
- bus
- channel
- data transfer
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）発明の技術分野
本発明は、データ転送制御方式に関し、特に、共通バス
に主記憶装置と復熱のチャネル装置が接続される場合の
チャネル装置と主記憶装置間の直接メモリアクセス（Ｄ
ＭＡ）転送制御方式に関するものである。
に主記憶装置と復熱のチャネル装置が接続される場合の
チャネル装置と主記憶装置間の直接メモリアクセス（Ｄ
ＭＡ）転送制御方式に関するものである。
（ロ）従来技術と問題点
共通ハスに中央処理装置２手記ｔ！装置、チャネル装置
等が接続されるデータ処理装置においては、一般に、チ
ャネル装置と主記憶装置間のデータ転送は、いわゆるｌ
） Ｍ Ａ転送方式にて行なわれる。
等が接続されるデータ処理装置においては、一般に、チ
ャネル装置と主記憶装置間のデータ転送は、いわゆるｌ
） Ｍ Ａ転送方式にて行なわれる。
第１図は、このようなデータ処理装置の１例を示すブロ
ック図であり、図中、１は共通ハス、２は中央処理装置
、３は主記憶装置、４はチャネル装置である。第１図に
示すような共通バス方式のシステムでは、共通バスを使
用できる装置は、ある一時点には唯１つであるため、ハ
ス使用権獲得制御が必要となる。
ック図であり、図中、１は共通ハス、２は中央処理装置
、３は主記憶装置、４はチャネル装置である。第１図に
示すような共通バス方式のシステムでは、共通バスを使
用できる装置は、ある一時点には唯１つであるため、ハ
ス使用権獲得制御が必要となる。
第２図は、ハス使用時の動作シーケンスの１例を説明す
る図である。
る図である。
以下、第２図のシーケンスについて説明する。
チャネル装置（ＣＨ）はまず、リクエストデータ信号（
ＲＱＤＴ）を中央処理装置（ＣＰ Ｕ）に送出する。こ
れに対して、中央処理装置は、バス使用を許可する場合
、アクノリッジデータ信号（ＡＣＤＴ）を送出する。Ａ
ＣＤＴを受（ａしたチャネル装置は、セレクション・フ
ィンクストデータ（Ｓ Ｆ Ｘ Ｄ）を中央処理装置に
送出するとともにＲＱ Ｄ ｉ’の送出をとめる。また
、中央処理装置ではＳ ＦＸ Ｄを受（３するごとによ
り、Ａ ＣＤ ’Ｉ’の送出をとめる。このようにして
、バス使用権を得たチャネル装置はハスビジー信号（Ｂ
１３ＳＹ）を送出するとともに、５ＦＸＤの送出をとめ
る。以降、チャネル装置は、共通ハス内のアドレス線、
データ線を使用して主記憶装置との間でデータ転送を行
なう。このデータ転送が終了したときＢＢＳＹの送出を
とめて共通ハスをフリーの状態にする。
ＲＱＤＴ）を中央処理装置（ＣＰ Ｕ）に送出する。こ
れに対して、中央処理装置は、バス使用を許可する場合
、アクノリッジデータ信号（ＡＣＤＴ）を送出する。Ａ
ＣＤＴを受（ａしたチャネル装置は、セレクション・フ
ィンクストデータ（Ｓ Ｆ Ｘ Ｄ）を中央処理装置に
送出するとともにＲＱ Ｄ ｉ’の送出をとめる。また
、中央処理装置ではＳ ＦＸ Ｄを受（３するごとによ
り、Ａ ＣＤ ’Ｉ’の送出をとめる。このようにして
、バス使用権を得たチャネル装置はハスビジー信号（Ｂ
１３ＳＹ）を送出するとともに、５ＦＸＤの送出をとめ
る。以降、チャネル装置は、共通ハス内のアドレス線、
データ線を使用して主記憶装置との間でデータ転送を行
なう。このデータ転送が終了したときＢＢＳＹの送出を
とめて共通ハスをフリーの状態にする。
そして、再び、共通バスを使用する必要が生じたとき、
新たにＲＱ １） １’を送出してハス獲得シーケンス
に入る。
新たにＲＱ １） １’を送出してハス獲得シーケンス
に入る。
第３図は、第２図図示シーケンスを実行するために、中
央処理装置と各チャネル装置間にもうけ゛Ｆ線１１１は
Ａ ＣＤ Ｔ線、１２は５ＦＸＤ線、１３はＢＢＳＹ線
、１４はＡＣＤＴ取込回路、１５は信号送出ゲートであ
る。図からも明らかなように、ＲＱＤＴ、５ＦＸＤ、Ｂ
ＢＳＹ（７）各イば分線にはワイヤード・オアの形式で
各装置が接続されるが、ＡＣＤＴ線のみ、各チャネル装
置内にいったん取り込まれる形で後続のチャネル装置に
接続されるようになっている。これは、ＲＱ Ｄ Ｔを
発生したチャネル装置に対して、ＡＣＤＴが到来したと
き、このＡ ＣＤ Ｔを後位チャネル装置に送出しない
ようにすることにより、単一のチャネル装置のみバス使
用可とさせるためである。
央処理装置と各チャネル装置間にもうけ゛Ｆ線１１１は
Ａ ＣＤ Ｔ線、１２は５ＦＸＤ線、１３はＢＢＳＹ線
、１４はＡＣＤＴ取込回路、１５は信号送出ゲートであ
る。図からも明らかなように、ＲＱＤＴ、５ＦＸＤ、Ｂ
ＢＳＹ（７）各イば分線にはワイヤード・オアの形式で
各装置が接続されるが、ＡＣＤＴ線のみ、各チャネル装
置内にいったん取り込まれる形で後続のチャネル装置に
接続されるようになっている。これは、ＲＱ Ｄ Ｔを
発生したチャネル装置に対して、ＡＣＤＴが到来したと
き、このＡ ＣＤ Ｔを後位チャネル装置に送出しない
ようにすることにより、単一のチャネル装置のみバス使
用可とさせるためである。
とごろで、従来方式においては、各チャネル装置のデー
タ転送頻度（共通バス使用頻度）が固定されていた。す
なわち、各チャネル装置において、複数個のデータ転送
要求が発生したとき、１回目のデータ転送と２回目のデ
ータ転送との間の時間間隔は固定とされていた。
タ転送頻度（共通バス使用頻度）が固定されていた。す
なわち、各チャネル装置において、複数個のデータ転送
要求が発生したとき、１回目のデータ転送と２回目のデ
ータ転送との間の時間間隔は固定とされていた。
第２図について説明すると、図示時間１゛の値が固定で
あった。
あった。
このように、共通ハスの使用頻度を固定にすると、多く
のチャネル装置を一度に動作させたときと、小数のチャ
ネルを動作させたときの間に、ハス使用９）Ｊ率の大き
な差が生ずるという欠点が発生ずる。
のチャネル装置を一度に動作させたときと、小数のチャ
ネルを動作させたときの間に、ハス使用９）Ｊ率の大き
な差が生ずるという欠点が発生ずる。
また、多数のチャネルが動作するとき、共通ハスが優先
順位の高いチャネル装置のグループに独占されるという
弊害も発生ずる。
順位の高いチャネル装置のグループに独占されるという
弊害も発生ずる。
（ハ）発明の目的
本発明は、共通バスが混んでいるときは、転送周期を長
＜＜ＩＪ１１度を低く）シて各チャネルにバスの使用が
ゆきわたるようにし、共通ハスが空いζいるときは、転
送周期を短か（（頻度を高り）シて指定された転送が早
目に終わるようにすることを可能にし、これにより」二
記欠点を解決することを目的としている。
＜＜ＩＪ１１度を低く）シて各チャネルにバスの使用が
ゆきわたるようにし、共通ハスが空いζいるときは、転
送周期を短か（（頻度を高り）シて指定された転送が早
目に終わるようにすることを可能にし、これにより」二
記欠点を解決することを目的としている。
（ニ）発明の構成
上記目的を達成するために本発明は、中央処理装置と、
上記１ａ装置と、複数のチャネル装置が共通バスに接続
され、上記チャネル装置と」二記上記憶装置斤との間で
直接メモリアクセス転送が行なわれるよう構成されたデ
ータ処理装置において、上記チャネル装置に、当該チャ
ネル装置内にてバス使用要求が発生してから実際に上記
共通ハスにハス使用要求信号を送出するまでの肋間を可
変に制御する手段をそなえ、上記ハス使用要求信号の送
出間隔を可変にすることにより、上記チャネル装置と上
記主記憶装置間のデータ転送レーＩ・を可変にするよう
構成したごとを特徴とする。
上記１ａ装置と、複数のチャネル装置が共通バスに接続
され、上記チャネル装置と」二記上記憶装置斤との間で
直接メモリアクセス転送が行なわれるよう構成されたデ
ータ処理装置において、上記チャネル装置に、当該チャ
ネル装置内にてバス使用要求が発生してから実際に上記
共通ハスにハス使用要求信号を送出するまでの肋間を可
変に制御する手段をそなえ、上記ハス使用要求信号の送
出間隔を可変にすることにより、上記チャネル装置と上
記主記憶装置間のデータ転送レーＩ・を可変にするよう
構成したごとを特徴とする。
（ホ）発明の実施例
以下、本発明を図面により説明する。
第４図は本発明によるｌ実施例のチャネル装置の要部ブ
ロック図を示し、図中、第１図、第３図と同一番月のも
のは同一名称のもの５２０はマイクロプロセッサ（ＭＰ
Ｕ）、２１はコマンドレジスタ（ＣＭＲ）、２２は内部
バス、２３は内部メモリ、２４は定数保持レジスタ、２
５はカウンタ回路、２６は割込み信号線、２７はバス使
用要求信号（ＳＴ）線、２８は時間設定用テーブルであ
る。
ロック図を示し、図中、第１図、第３図と同一番月のも
のは同一名称のもの５２０はマイクロプロセッサ（ＭＰ
Ｕ）、２１はコマンドレジスタ（ＣＭＲ）、２２は内部
バス、２３は内部メモリ、２４は定数保持レジスタ、２
５はカウンタ回路、２６は割込み信号線、２７はバス使
用要求信号（ＳＴ）線、２８は時間設定用テーブルであ
る。
第４図の動作は以下の通りである。
まず、中央処理装置２からチャネル装置４内のコマンド
レジスタ２１にコマンドを七ノドする。
レジスタ２１にコマンドを七ノドする。
これは、中央処理装置２からチャネル装置４へのデータ
転送動作という形で行なわれる。チャネル装置４内では
、割込み信号線２６により、コマンドレジスタ２１から
マイクロプロセッサ２０へ割込み信号が送られる。この
割込めにより、マイクロプロセッサ２０は、コマンドレ
ジスタ２１の内容を読取ってコマンド解析を行なう。そ
して、コマンドの内容が、転送周期設定用コマンドであ
れば、内部メモリ２３内の時間設定用テーブル２８を参
照し、定数保持レジスタ２４へ設定すべき値をめ、当該
値を定数保持レジスタ２４へ設定する。 例えば、コマ
ンドがｒｃＭＡＪであれば、転送周期（１”）−５μｓ
となるべき値を定数保持レジスタ２４へ設定し、また、
コマンドがｒＣＭＣ」であれば、転送周期（Ｔ）＝１５
μｓとなるべき値を定数保持レジスフ、２４へ設定する
。
転送動作という形で行なわれる。チャネル装置４内では
、割込み信号線２６により、コマンドレジスタ２１から
マイクロプロセッサ２０へ割込み信号が送られる。この
割込めにより、マイクロプロセッサ２０は、コマンドレ
ジスタ２１の内容を読取ってコマンド解析を行なう。そ
して、コマンドの内容が、転送周期設定用コマンドであ
れば、内部メモリ２３内の時間設定用テーブル２８を参
照し、定数保持レジスタ２４へ設定すべき値をめ、当該
値を定数保持レジスタ２４へ設定する。 例えば、コマ
ンドがｒｃＭＡＪであれば、転送周期（１”）−５μｓ
となるべき値を定数保持レジスタ２４へ設定し、また、
コマンドがｒＣＭＣ」であれば、転送周期（Ｔ）＝１５
μｓとなるべき値を定数保持レジスフ、２４へ設定する
。
次に定数保持レジスタ２４の値は、直らに、カウンタ回
路２５にセントされる。ここで、転送周期（Ｔ）がより
小になるよう指令された場合、定数保持レジスタ２４の
値はより大になるよう設定され、逆に、転送周期（Ｔ）
がより大となるよう指令された場合、定数保持レジスタ
２４の値はより小になるよう設定される。この理由は、
実ｈｉＩ！例においては、カウンタ回路２５におけるオ
ーバフロー信号によってＲＱ Ｄ Ｔを作成しているた
め、転送周期（Ｔ）が小のときは早くオーバフローさせ
、転送周期（Ｔ）が大のときは遅くオーバフローさせる
ためである。
路２５にセントされる。ここで、転送周期（Ｔ）がより
小になるよう指令された場合、定数保持レジスタ２４の
値はより大になるよう設定され、逆に、転送周期（Ｔ）
がより大となるよう指令された場合、定数保持レジスタ
２４の値はより小になるよう設定される。この理由は、
実ｈｉＩ！例においては、カウンタ回路２５におけるオ
ーバフロー信号によってＲＱ Ｄ Ｔを作成しているた
め、転送周期（Ｔ）が小のときは早くオーバフローさせ
、転送周期（Ｔ）が大のときは遅くオーバフローさせる
ためである。
ごのようにして、いったん転送周期（１” ）が決定さ
れた後チャネル装置４の内部で転送要求が発生ずると、
ハス使用要求信号線２７がオンとなり、カウンタ回路２
５の計数動作を開始させる。
れた後チャネル装置４の内部で転送要求が発生ずると、
ハス使用要求信号線２７がオンとなり、カウンタ回路２
５の計数動作を開始させる。
そして、決められた一定時間が経過すると、カウンタ回
路２５からオーバフロー信号が出され、これにより上記
したリクエストデータ信号（ＲＱＤＴ）が中央処理装置
２へ送出される。
路２５からオーバフロー信号が出され、これにより上記
したリクエストデータ信号（ＲＱＤＴ）が中央処理装置
２へ送出される。
データ転送が１富に行なわれ−（いる限り、転送周期（
１゛）の変更はなされないが、チャネル装置４に°ζオ
ーバランが発生したとき図示しない経路で中央処理装置
２へのエラー割込のが行なわれる。
１゛）の変更はなされないが、チャネル装置４に°ζオ
ーバランが発生したとき図示しない経路で中央処理装置
２へのエラー割込のが行なわれる。
中央処理装置２は、この割込みに対して、新たに、異な
る転送周期を指定する転送周期設定用コマンドをチャネ
ル装置４へ送出し、上記した動作で転送周期を変更させ
る。これにより、チャネル装置４は以前とは異なる周期
でリクエストデータ信号（ｌマＱ Ｄ ｉ” ’）の送
出を行なう。
る転送周期を指定する転送周期設定用コマンドをチャネ
ル装置４へ送出し、上記した動作で転送周期を変更させ
る。これにより、チャネル装置４は以前とは異なる周期
でリクエストデータ信号（ｌマＱ Ｄ ｉ” ’）の送
出を行なう。
このようにして、中央処理装置の制御により、共通ハス
が混んでいるときは転送周期を長くし、各チャネル装置
にハス使用権がゆきわたるようにし、共通ハスが空いて
いるときは転送周期を短かくして指定された転送が早目
に終わるようにコントロールすることが可能となる。
が混んでいるときは転送周期を長くし、各チャネル装置
にハス使用権がゆきわたるようにし、共通ハスが空いて
いるときは転送周期を短かくして指定された転送が早目
に終わるようにコントロールすることが可能となる。
（へ）発明の効果
従来方式においては、バス能力に応じて固定的にシステ
ム設δ１をしなければならなかったが、本発明によれば
チャネル装置ｐ転送レートをシステムによりプログラム
にて自動的に変更することができシステム設計に汎用性
が生じるという利点が得られる。また、オーバラン発生
時に調整動作を行なうことにより、オーバラン発生率を
低下させることができる、というすぐれた効果をも持っ
ている。
ム設δ１をしなければならなかったが、本発明によれば
チャネル装置ｐ転送レートをシステムによりプログラム
にて自動的に変更することができシステム設計に汎用性
が生じるという利点が得られる。また、オーバラン発生
時に調整動作を行なうことにより、オーバラン発生率を
低下させることができる、というすぐれた効果をも持っ
ている。
第１図は共通バス方式のデータ処理装置の１例を示すブ
ロック図、第２図はバス使用時の動作シーケンスの１例
を説明する図、第３図は中央処理装置とチャネル装置間
にもうけられる各桓制御信号線の形態を示す図、第４図
は本発明によるｌ実施例のチャネル装置の要部ブロック
図である。 第４図において、１は共通ハス、２は中央処理装置５４
はチャネル装置、２０はマイクロプロセッサ、２１はコ
マンドレジスタ、２３は内部メモリ、２４は定数保持レ
ジスタ、２５はカウンタ回路、２８は時間設定用テーブ
ルである。 代理人 弁理士 検量 宏四部Ｐ） Ｑ１ 屏 １ 因 薯 ｚｒｆ３
ロック図、第２図はバス使用時の動作シーケンスの１例
を説明する図、第３図は中央処理装置とチャネル装置間
にもうけられる各桓制御信号線の形態を示す図、第４図
は本発明によるｌ実施例のチャネル装置の要部ブロック
図である。 第４図において、１は共通ハス、２は中央処理装置５４
はチャネル装置、２０はマイクロプロセッサ、２１はコ
マンドレジスタ、２３は内部メモリ、２４は定数保持レ
ジスタ、２５はカウンタ回路、２８は時間設定用テーブ
ルである。 代理人 弁理士 検量 宏四部Ｐ） Ｑ１ 屏 １ 因 薯 ｚｒｆ３
Claims (1)
- 【特許請求の範囲】 （１１中央処理装置と、主記憶装置と、複数のチャネル
装置が共通バスに接続され、上記チャネル装置と上記主
記憶装置との間で直接メモリアクセス転送が行なわれる
よう構成されたデータ処理装置において、上記チャネル
装置に、当該チャネル装置内に゛Ｃバス使用要求が発生
してから実際に上記共通バスにハス使用要求信号を送出
するまでの時間を可変に制御する手段をそなえ、上記バ
ス使用要求信号の送出間隔を可変にすることにより、上
記チャネル装置と上記主記憶装置間のデータ転送レート
を可変にするよう構成したことを特徴とするデータ転送
制御力式。 （２）上記チャネル装置にカウンタがそなえられ、該カ
ウンタの計数値は上記中央処理装置より送出される制御
情報によって可変に設定され、上記バス使用要求によっ
て該カウンタのａ１″数が開始され、該カウンタが所定
ｄ１数値まで計数した時点に上記ハス使用要求信号が送
出されるよう構成したことを特徴とする特許請求の範囲
第ｔ１１項記載のデータ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6487184A JPS60207944A (ja) | 1984-03-30 | 1984-03-30 | デ−タ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6487184A JPS60207944A (ja) | 1984-03-30 | 1984-03-30 | デ−タ転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60207944A true JPS60207944A (ja) | 1985-10-19 |
Family
ID=13270631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6487184A Pending JPS60207944A (ja) | 1984-03-30 | 1984-03-30 | デ−タ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60207944A (ja) |
-
1984
- 1984-03-30 JP JP6487184A patent/JPS60207944A/ja active Pending
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