JPH04324673A - 薄膜抵抗形成法 - Google Patents
薄膜抵抗形成法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、セルフアライメント
のポリＳｉゲートプロセス等で用いるに好適な薄膜抵抗
形成法に関し、下地絶縁膜上にＮｉ−Ｃｒ−Ｓｉ合金か
らなる一対の電極層を形成した後これらの電極層を連結
するようにＣｒ−Ｓｉ合金からなる抵抗層を形成するこ
とにより電極段差の少ない高抵抗率の薄膜抵抗を実現可
能としたものである。
のポリＳｉゲートプロセス等で用いるに好適な薄膜抵抗
形成法に関し、下地絶縁膜上にＮｉ−Ｃｒ−Ｓｉ合金か
らなる一対の電極層を形成した後これらの電極層を連結
するようにＣｒ−Ｓｉ合金からなる抵抗層を形成するこ
とにより電極段差の少ない高抵抗率の薄膜抵抗を実現可
能としたものである。
【０００２】
【従来の技術】従来、ＩＣ（集積回路装置）等で使用さ
れる薄膜抵抗の材料としては、Ｎｉ−Ｃｒ−Ｓｉ合金及
びＣｒ−Ｓｉ合金が知られている。これらの合金につい
てシート抵抗、ＩＣ適性、耐フッ酸性を比較して示すと
、次の表１のようになる。
れる薄膜抵抗の材料としては、Ｎｉ−Ｃｒ−Ｓｉ合金及
びＣｒ−Ｓｉ合金が知られている。これらの合金につい
てシート抵抗、ＩＣ適性、耐フッ酸性を比較して示すと
、次の表１のようになる。
【０００３】
【表１】
この表１において、シート抵抗は、膜厚が１５ｎｍのと
きの測定値である。
きの測定値である。
【０００４】高抵抗率の薄膜抵抗材料としては、表１か
ら明らかなようにＣｒ−Ｓｉ合金が適している。しかし
、Ｃｒ−Ｓｉ合金は、フッ酸系のエッチャントで容易に
エッチされるため、最も一般的に用いられるシリコンオ
キサイド膜による被覆後のコンタクト孔の開孔という工
程をＣｒ−Ｓｉ合金抵抗層に適用することができない。 そこで、図６に示すような薄膜抵抗形成法が提案されて
いた。
ら明らかなようにＣｒ−Ｓｉ合金が適している。しかし
、Ｃｒ−Ｓｉ合金は、フッ酸系のエッチャントで容易に
エッチされるため、最も一般的に用いられるシリコンオ
キサイド膜による被覆後のコンタクト孔の開孔という工
程をＣｒ−Ｓｉ合金抵抗層に適用することができない。 そこで、図６に示すような薄膜抵抗形成法が提案されて
いた。
【０００５】すなわち、図６の方法では、Ｓｉ等の半導
体基板１０を覆うシリコンオキサイド膜１２の上にＣｒ
−Ｓｉ合金抵抗層１４を形成した後、Ａｌからなる電極
層１６Ａ及び１６Ｂを抵抗層１４の一端及び他端にそれ
ぞれ形成する。そして、抵抗層１４及び電極層１６Ａ，
１６Ｂを覆ってシリコンオキサイド膜１８を形成してか
らシリコンオキサイド膜１８には電極層１６Ａ，１６Ｂ
に対応したコンタクト孔を設け、これらのコンタクト孔
を介して電極層１６Ａ，１６Ｂにオーミック接触するＡ
ｌ等の配線層（図示せず）を形成する。
体基板１０を覆うシリコンオキサイド膜１２の上にＣｒ
−Ｓｉ合金抵抗層１４を形成した後、Ａｌからなる電極
層１６Ａ及び１６Ｂを抵抗層１４の一端及び他端にそれ
ぞれ形成する。そして、抵抗層１４及び電極層１６Ａ，
１６Ｂを覆ってシリコンオキサイド膜１８を形成してか
らシリコンオキサイド膜１８には電極層１６Ａ，１６Ｂ
に対応したコンタクト孔を設け、これらのコンタクト孔
を介して電極層１６Ａ，１６Ｂにオーミック接触するＡ
ｌ等の配線層（図示せず）を形成する。
【０００６】
【発明が解決しようとする課題】上記した従来法による
と、Ａｌ等の２層メタル配線構造となり、電極段差乃至
配線段差の増大を免れない。すなわち、Ａｌは両性元素
で活性であり、酸又はアルカリのいずれとも反応するか
ら、これを余り薄くして使用することは、プロセスの再
現性及び安定性の観点から問題がある。通常、プロセス
で使用されているＡｌ層は、数１００ｎｍ以上の厚さの
ものであり、例えば２０ｎｍ以下の厚さのものは配線と
して安定に使用できない。厚いＡｌ層を用いると、段差
が大きくなり、微細化の妨げになる。
と、Ａｌ等の２層メタル配線構造となり、電極段差乃至
配線段差の増大を免れない。すなわち、Ａｌは両性元素
で活性であり、酸又はアルカリのいずれとも反応するか
ら、これを余り薄くして使用することは、プロセスの再
現性及び安定性の観点から問題がある。通常、プロセス
で使用されているＡｌ層は、数１００ｎｍ以上の厚さの
ものであり、例えば２０ｎｍ以下の厚さのものは配線と
して安定に使用できない。厚いＡｌ層を用いると、段差
が大きくなり、微細化の妨げになる。
【０００７】また、図６で述べた方法をＭＯＳＩＣの製
造プロセスにおいて例えばセルフアライメントのポリＳ
ｉゲートプロセスに組込むことを想定すると、Ａｌ電極
層１６Ａ，１６Ｂのパターニング処理は、ゲート酸化膜
及びゲートポリＳｉ電極層が露呈された状態でエッチン
グで行なうことになり、ゲート酸化膜の劣化や破壊を招
くので好ましくない。
造プロセスにおいて例えばセルフアライメントのポリＳ
ｉゲートプロセスに組込むことを想定すると、Ａｌ電極
層１６Ａ，１６Ｂのパターニング処理は、ゲート酸化膜
及びゲートポリＳｉ電極層が露呈された状態でエッチン
グで行なうことになり、ゲート酸化膜の劣化や破壊を招
くので好ましくない。
【０００８】この発明の目的は、セルフアライメントの
ポリＳｉゲートプロセスに適合する高抵抗率で且つ電極
段差の少ない薄膜抵抗を実現することができる新規な薄
膜抵抗形成法を提供することにある。
ポリＳｉゲートプロセスに適合する高抵抗率で且つ電極
段差の少ない薄膜抵抗を実現することができる新規な薄
膜抵抗形成法を提供することにある。
【０００９】
【課題を解決するための手段】この発明による薄膜抵抗
形成法は、（ａ）下地絶縁膜の上にＮｉ−Ｃｒ−Ｓｉ合
金からなる一対の電極層を形成する工程と、（ｂ）前記
下地絶縁膜の上に前記一対の電極層を連結するようにＣ
ｒ−Ｓｉ合金からなる抵抗層を形成する工程と、（ｃ）
前記下地絶縁膜の上に前記一対の電極層及び前記抵抗層
を覆って層間絶縁膜を形成する工程と、（ｄ）前記一対
の電極層にそれぞれ対応する複数のコンタクト孔を前記
層間絶縁膜に形成する工程と、（ｅ）前記一対の電極層
にそれぞれ前記複数のコンタクト孔を介してオーミック
接触する複数の配線層を前記層間絶縁膜の上に形成する
工程とを含むものである。
形成法は、（ａ）下地絶縁膜の上にＮｉ−Ｃｒ−Ｓｉ合
金からなる一対の電極層を形成する工程と、（ｂ）前記
下地絶縁膜の上に前記一対の電極層を連結するようにＣ
ｒ−Ｓｉ合金からなる抵抗層を形成する工程と、（ｃ）
前記下地絶縁膜の上に前記一対の電極層及び前記抵抗層
を覆って層間絶縁膜を形成する工程と、（ｄ）前記一対
の電極層にそれぞれ対応する複数のコンタクト孔を前記
層間絶縁膜に形成する工程と、（ｅ）前記一対の電極層
にそれぞれ前記複数のコンタクト孔を介してオーミック
接触する複数の配線層を前記層間絶縁膜の上に形成する
工程とを含むものである。
【００１０】
【作用】この発明の方法によると、一対の電極層を抵抗
率が低く且つ活性度が低いＮｉ−Ｃｒ−Ｓｉ合金で形成
するので、電極層の厚さを例えば２０ｎｍ以下（Ａｌの
場合の１／５以下）に薄くすることができ、電極段差の
低減が可能になると共にパターニングが容易となる。ま
た、抵抗層は、高抵抗率のＣｒ−Ｓｉ合金で形成するの
で、厚さを薄くすることで少面積で高抵抗が得られると
共にパターニングが容易となる。電極層及び抵抗層のい
ずれについてもその厚さを２０μｍ以下と非常に薄く形
成できるので、ウェットエッチングでも精度の高いパタ
ーニングが容易であり、しかもゲート部等の他の部分の
劣化や破壊を招くことはないから、この発明の方法は、
例えばセルフアライメントのポリＳｉゲートプロセスに
組込んで使用するのに適するものである。
率が低く且つ活性度が低いＮｉ−Ｃｒ−Ｓｉ合金で形成
するので、電極層の厚さを例えば２０ｎｍ以下（Ａｌの
場合の１／５以下）に薄くすることができ、電極段差の
低減が可能になると共にパターニングが容易となる。ま
た、抵抗層は、高抵抗率のＣｒ−Ｓｉ合金で形成するの
で、厚さを薄くすることで少面積で高抵抗が得られると
共にパターニングが容易となる。電極層及び抵抗層のい
ずれについてもその厚さを２０μｍ以下と非常に薄く形
成できるので、ウェットエッチングでも精度の高いパタ
ーニングが容易であり、しかもゲート部等の他の部分の
劣化や破壊を招くことはないから、この発明の方法は、
例えばセルフアライメントのポリＳｉゲートプロセスに
組込んで使用するのに適するものである。
【００１１】
【実施例】図１〜５は、この発明の薄膜抵抗形成法をセ
ルフアライメントのポリＳｉゲートプロセスに適用した
一実施例を示すもので、各々の図に対応する工程（１）
〜（５）を順次に説明する。
ルフアライメントのポリＳｉゲートプロセスに適用した
一実施例を示すもので、各々の図に対応する工程（１）
〜（５）を順次に説明する。
【００１２】（１）Ｓｉ等の半導体基板２０の表面を選
択酸化するなどしてシリコンオキサイドからなるフィー
ルド絶縁膜２２を形成する。この絶縁膜２２は、薄膜抵
抗のための下地絶縁膜としても役立つものである。次に
、絶縁膜２２のアクティブ領域配置孔内の半導体表面を
酸化するなどしてシリコンオキサイドからなるゲート絶
縁膜２４を形成する。そして、基板上面にポリＳｉを気
相堆積した後パターニングすることによりポリＳｉから
なるゲート電極層２６を形成する。この後、ゲート電極
層２６及び絶縁膜２２をマスクとする選択的イオン注入
処理等によりＮ＋（又はＰ＋）型のソース及びドレイン
領域２８及び３０を形成する。
択酸化するなどしてシリコンオキサイドからなるフィー
ルド絶縁膜２２を形成する。この絶縁膜２２は、薄膜抵
抗のための下地絶縁膜としても役立つものである。次に
、絶縁膜２２のアクティブ領域配置孔内の半導体表面を
酸化するなどしてシリコンオキサイドからなるゲート絶
縁膜２４を形成する。そして、基板上面にポリＳｉを気
相堆積した後パターニングすることによりポリＳｉから
なるゲート電極層２６を形成する。この後、ゲート電極
層２６及び絶縁膜２２をマスクとする選択的イオン注入
処理等によりＮ＋（又はＰ＋）型のソース及びドレイン
領域２８及び３０を形成する。
【００１３】（２）例えばスパッタ法により基板上面に
Ｎｉ−Ｃｒ−Ｓｉ合金を被着した後所望の抵抗電極パタ
ーンに従って被着層をパターニングすることにより一対
の電極層３２，３４を形成する。電極層３２，３４の厚
さは、例えば２０ｎｍ以下で適当に定めることができる
。
Ｎｉ−Ｃｒ−Ｓｉ合金を被着した後所望の抵抗電極パタ
ーンに従って被着層をパターニングすることにより一対
の電極層３２，３４を形成する。電極層３２，３４の厚
さは、例えば２０ｎｍ以下で適当に定めることができる
。
【００１４】（３）例えばスパッタ法により基板上面に
Ｃｒ−Ｓｉ合金を被着した後所望の抵抗パターンに従っ
て電極層３２及び３４を連結するように被着層をパター
ニングすることにより抵抗層３６を形成する。抵抗層３
６の厚さは、例えば２０〜８０ｎｍ程度にすることがで
きる。
Ｃｒ−Ｓｉ合金を被着した後所望の抵抗パターンに従っ
て電極層３２及び３４を連結するように被着層をパター
ニングすることにより抵抗層３６を形成する。抵抗層３
６の厚さは、例えば２０〜８０ｎｍ程度にすることがで
きる。
【００１５】（４）例えばＣＶＤ法により基板上面に全
面的にシリコンオキサイドを堆積して層間絶縁膜３８を
形成する。
面的にシリコンオキサイドを堆積して層間絶縁膜３８を
形成する。
【００１６】（５）周知のホトリソグラフ処理によりソ
ース領域２８、ドレイン領域３０、電極層３２，３４等
にそれぞれ対応したコンタクト孔を絶縁膜３８に形成す
る。この場合、絶縁膜３８のエッチャントとしてフッ酸
系のものを用いても電極層３２，３４は表１に示したよ
うに耐フッ酸性が高いので損傷を受けない。この後、例
えばＡｌ又はＡｌ合金（Ａｌ−Ｓｉ合金等）を基板上面
に被着してパターニングすることによりソース配線層４
０、ドレイン配線層４２、抵抗配線層４４，４６等を形
成する。Ａｌ又はＡｌ合金からなる配線層４４，４６は
、それぞれＮｉ−Ｃｒ−Ｓｉ合金からなる電極層３２，
３４に低抵抗でオーミック接触する。
ース領域２８、ドレイン領域３０、電極層３２，３４等
にそれぞれ対応したコンタクト孔を絶縁膜３８に形成す
る。この場合、絶縁膜３８のエッチャントとしてフッ酸
系のものを用いても電極層３２，３４は表１に示したよ
うに耐フッ酸性が高いので損傷を受けない。この後、例
えばＡｌ又はＡｌ合金（Ａｌ−Ｓｉ合金等）を基板上面
に被着してパターニングすることによりソース配線層４
０、ドレイン配線層４２、抵抗配線層４４，４６等を形
成する。Ａｌ又はＡｌ合金からなる配線層４４，４６は
、それぞれＮｉ−Ｃｒ−Ｓｉ合金からなる電極層３２，
３４に低抵抗でオーミック接触する。
【００１７】上記した実施例によると、電極層３２，３
４及び抵抗層３６のいずれの厚さも、他の薄膜（ポリＳ
ｉ、シリコンオキサイド、Ａｌ等）に比べて１／２０程
度で非常に薄いからプロセス上はその段差を無視できる
。すなわち、実際はＮｉ−Ｃｒ−Ｓｉ合金とＡｌの２層
配線であるにもかかわらず、電極段差が微少で無視でき
ることから、Ａｌの１層メタル配線と等価のプロセス及
び設計ルールを適用することができる。
４及び抵抗層３６のいずれの厚さも、他の薄膜（ポリＳ
ｉ、シリコンオキサイド、Ａｌ等）に比べて１／２０程
度で非常に薄いからプロセス上はその段差を無視できる
。すなわち、実際はＮｉ−Ｃｒ−Ｓｉ合金とＡｌの２層
配線であるにもかかわらず、電極段差が微少で無視でき
ることから、Ａｌの１層メタル配線と等価のプロセス及
び設計ルールを適用することができる。
【００１８】また、電極層３２，３４及び抵抗層３６は
、いずれも薄いので、ウェットエッチングを用いてもレ
ジストパターン（マスクパターン）に忠実なパターニン
グが可能であり、ゲートの劣化又は破壊なしに高精度の
パターニングを行なうことができる。
、いずれも薄いので、ウェットエッチングを用いてもレ
ジストパターン（マスクパターン）に忠実なパターニン
グが可能であり、ゲートの劣化又は破壊なしに高精度の
パターニングを行なうことができる。
【００１９】
【発明の効果】以上のように、この発明によれば、Ｎｉ
−Ｃｒ−Ｓｉ合金からなる一対の電極層を形成した後こ
れらの電極層を連結するようにＣｒ−Ｓｉ合金からなる
抵抗層を形成するようにしたので、ポリＳｉゲートプロ
セスに適合する高抵抗率で且つ電極段差の少ない薄膜抵
抗を実現できる効果が得られるものである。
−Ｃｒ−Ｓｉ合金からなる一対の電極層を形成した後こ
れらの電極層を連結するようにＣｒ−Ｓｉ合金からなる
抵抗層を形成するようにしたので、ポリＳｉゲートプロ
セスに適合する高抵抗率で且つ電極段差の少ない薄膜抵
抗を実現できる効果が得られるものである。
【００２０】その上、電極層及び抵抗層がいずれも薄い
ので高精度のパターニングが可能であり且つ実質的にＡ
ｌ等の１層メタル配線となること、層間絶縁膜にコンタ
クト孔を形成する際にフッ酸系エッチャントを用いても
電極層は何等損傷を受けないこと等により高い歩留りが
得られる利点もある。
ので高精度のパターニングが可能であり且つ実質的にＡ
ｌ等の１層メタル配線となること、層間絶縁膜にコンタ
クト孔を形成する際にフッ酸系エッチャントを用いても
電極層は何等損傷を受けないこと等により高い歩留りが
得られる利点もある。
【図１】 ソース・ドレイン形成工程を示す基板断面
図である。
図である。
【図２】 電極形成工程を示す基板断面図である。
【図３】 抵抗形成工程を示す基板断面図である。
【図４】 絶縁膜形成工程を示す基板断面図である。
【図５】 配線形成工程を示す基板断面図である。
【図６】 従来の抵抗形成法を説明するための基板断
面図である。
面図である。
２０：半導体基板、２２，３８：絶縁膜、２４：ゲート
絶縁膜、２６：ゲート電極層、２８，３０：ソース，ド
レイン領域、３２，３４：Ｎｉ−Ｃｒ−Ｓｉ合金電極層
、３６：Ｃｒ−Ｓｉ合金抵抗層、４０〜４６：Ａｌ又は
Ａｌ合金配線層。
絶縁膜、２６：ゲート電極層、２８，３０：ソース，ド
レイン領域、３２，３４：Ｎｉ−Ｃｒ−Ｓｉ合金電極層
、３６：Ｃｒ−Ｓｉ合金抵抗層、４０〜４６：Ａｌ又は
Ａｌ合金配線層。
Claims (1)
- 【請求項１】（ａ）下地絶縁膜の上にＮｉ−Ｃｒ−Ｓｉ
合金からなる一対の電極層を形成する工程と、（ｂ）前
記下地絶縁膜の上に前記一対の電極層を連結するように
Ｃｒ−Ｓｉ合金からなる抵抗層を形成する工程と、（ｃ
）前記下地絶縁膜の上に前記一対の電極層及び前記抵抗
層を覆って層間絶縁膜を形成する工程と、（ｄ）前記一
対の電極層にそれぞれ対応する複数のコンタクト孔を前
記層間絶縁膜に形成する工程と、（ｅ）前記一対の電極
層にそれぞれ前記複数のコンタクト孔を介してオーミッ
ク接触する複数の配線層を前記層間絶縁膜の上に形成す
る工程とを含む薄膜抵抗形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12210391A JPH04324673A (ja) | 1991-04-24 | 1991-04-24 | 薄膜抵抗形成法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12210391A JPH04324673A (ja) | 1991-04-24 | 1991-04-24 | 薄膜抵抗形成法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04324673A true JPH04324673A (ja) | 1992-11-13 |
Family
ID=14827721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12210391A Pending JPH04324673A (ja) | 1991-04-24 | 1991-04-24 | 薄膜抵抗形成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04324673A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140077043A (ko) * | 2012-12-13 | 2014-06-23 | 삼성전자주식회사 | 저항 전극을 갖는 반도체 소자 |
| US8923946B2 (en) | 2010-01-19 | 2014-12-30 | Arkray, Inc. | Monitoring device and monitoring method |
-
1991
- 1991-04-24 JP JP12210391A patent/JPH04324673A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8923946B2 (en) | 2010-01-19 | 2014-12-30 | Arkray, Inc. | Monitoring device and monitoring method |
| US9357960B2 (en) | 2010-01-19 | 2016-06-07 | Arkray, Inc. | Monitoring device and monitoring method |
| KR20140077043A (ko) * | 2012-12-13 | 2014-06-23 | 삼성전자주식회사 | 저항 전극을 갖는 반도체 소자 |
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