JPH0322537A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0322537A JPH0322537A JP15897289A JP15897289A JPH0322537A JP H0322537 A JPH0322537 A JP H0322537A JP 15897289 A JP15897289 A JP 15897289A JP 15897289 A JP15897289 A JP 15897289A JP H0322537 A JPH0322537 A JP H0322537A
- Authority
- JP
- Japan
- Prior art keywords
- film
- layer
- conductive material
- wiring
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、２層以上の多層配線からなる半導体装置の
製造方法に関するものである。
製造方法に関するものである。
第２図（ａ）〜（ｄ）は従来の１層配線以降の半導体装
置の製造フローを示す断面図である。第２図において、
１は半導体基板、２はこの半導体基板１上に形成された
ウェル、３ばこのウェル２に拡散された拡散層、４は素
子分離のためのフィールド酸化膜、５はゲー１・酸化膜
、６はこのゲー１・酸化膜５上に形成されたゲー１・、
７はスムーズコ１・、８は第１層のアルミ配線、１０は
層間絶縁膜、１１は第２層のアルミ配線である。
置の製造フローを示す断面図である。第２図において、
１は半導体基板、２はこの半導体基板１上に形成された
ウェル、３ばこのウェル２に拡散された拡散層、４は素
子分離のためのフィールド酸化膜、５はゲー１・酸化膜
、６はこのゲー１・酸化膜５上に形成されたゲー１・、
７はスムーズコ１・、８は第１層のアルミ配線、１０は
層間絶縁膜、１１は第２層のアルミ配線である。
次に製造工程について説明する。
まず、第２図（ａ）に示すように、半導体基板１にウエ
ル２，拡散層３，フィールド酸化膜４，ゲ１・酸化膜５
，ゲー１・６が形成され、その後全面にスムースコー１
・７が形成され、このスムースコ１− ７の所定位置に
開口部を形成した後、第１層のアルミ配線８を形成する
。その後、第２図（ｂ）に示すように、プラズ７ Ｃ
Ｖ Ｄ （Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉ
ｔｉｏｎ）法により酸化膜あるいは窒化膜からなる層間
絶縁膜１０を形成し、次いで第１図（ｃ）（１） （２） に示すように、フォ１・レジス１−（図示せず）をバタ
ーニングし、ＣＨＦ３などのガスを用いた乾式エッチン
グによりスルーホールを形成し、最後に２層目のア／Ｌ
ミをスバツタ法により形成した後、フォｌ・レジス１・
（図示せず）をパターニングし、これをマスクにして塩
素系のガスを用いた乾式エッチング法によりエッチング
を行い、第２層のアルミ配線１１を形成する。
ル２，拡散層３，フィールド酸化膜４，ゲ１・酸化膜５
，ゲー１・６が形成され、その後全面にスムースコー１
・７が形成され、このスムースコ１− ７の所定位置に
開口部を形成した後、第１層のアルミ配線８を形成する
。その後、第２図（ｂ）に示すように、プラズ７ Ｃ
Ｖ Ｄ （Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉ
ｔｉｏｎ）法により酸化膜あるいは窒化膜からなる層間
絶縁膜１０を形成し、次いで第１図（ｃ）（１） （２） に示すように、フォ１・レジス１−（図示せず）をバタ
ーニングし、ＣＨＦ３などのガスを用いた乾式エッチン
グによりスルーホールを形成し、最後に２層目のア／Ｌ
ミをスバツタ法により形成した後、フォｌ・レジス１・
（図示せず）をパターニングし、これをマスクにして塩
素系のガスを用いた乾式エッチング法によりエッチング
を行い、第２層のアルミ配線１１を形成する。
従来の半導体装置のア）Ｌ妃配線は、以上のようにして
形成されるので、微細化が進むにつれてスルーホール開
口面積が小さくなると、ス／Ｌ−ポル部の第２層のアル
ミ配線１１のカバレッジが悪くなったり、また、層間絶
縁膜１０の異方性エッチングの際、ポリマ重含膜がスル
−ホー／Ｌの開１］部や側壁に付着し、第１層，第２層
のアルミ配線８，１１間のオーミック性が悪くなるなど
の問題点があった。
形成されるので、微細化が進むにつれてスルーホール開
口面積が小さくなると、ス／Ｌ−ポル部の第２層のアル
ミ配線１１のカバレッジが悪くなったり、また、層間絶
縁膜１０の異方性エッチングの際、ポリマ重含膜がスル
−ホー／Ｌの開１］部や側壁に付着し、第１層，第２層
のアルミ配線８，１１間のオーミック性が悪くなるなど
の問題点があった。
乙の発明は、上記のような問題点を解消−４るｔ−めに
なされたもので、ボリマ重合膜が形成されず、アルξ配
線間の４−くツク性の良好な半導体装置の製造方法を得
る乙とを目的とする。
なされたもので、ボリマ重合膜が形成されず、アルξ配
線間の４−くツク性の良好な半導体装置の製造方法を得
る乙とを目的とする。
乙の発明：ζ係る半導体装置の製造方法は、第１層のア
ルミ配線上｛こ導電性材料からなる膜を形成し、この膜
を介して第２層のアルミ配線を形成するものである。
ルミ配線上｛こ導電性材料からなる膜を形成し、この膜
を介して第２層のアルミ配線を形成するものである。
この発明においては、第１層，第２層のアノＬ８配線間
に導電性材料からなる膜を形成することにより、アノし
く配線間のオーミ・ソク性が良好となる。
に導電性材料からなる膜を形成することにより、アノし
く配線間のオーミ・ソク性が良好となる。
以下、乙の発明の一実施例を図面について説明する。
第１図（ａ）〜（ｅ）はこの発明による半導体装置の製
造フローを示す断面図であり、第２図と同一符号は同一
のものを示す。
造フローを示す断面図であり、第２図と同一符号は同一
のものを示す。
まず、第１図（ａ）に示すように、従来例と同様にして
第１層のアｉ＋．ｉ：配線８を形成した後、第１図（ｂ
）に示すよう（こ、′ｌ″ｉ，Ｗ，Ｃｕなどの金属（３
） （４） あるいはＭｏＳ ｌｔｐ ＷＳ ｌ２， Ｔ ｉ Ｓ
ｉ２などのシリサイドからなる導電性の膜を全面にスバ
ッタ法により形成し、写真製版，エッチノグを行いバタ
ーニングされた導電性材料からなる膜９を形成する。次
に第１図（ｃ）に示すように、プラズマＣＶＤ法により
、酸化膜あるいは窒化膜からなる層間絶縁膜１０を形成
する。続いて第１図（ｄ）に示すように、層間絶縁膜１
０上に、図示されていｔｒいフォ１・レジスｌ・の塗布
を行った後、層同絶縁膜１０と選択比が１となるような
エッチング法により、導電性材料からなる膜９の表面が
露出するまでエッチバックを行い、さらに拡散層３との
コノタク１・部などの段差部に残っているフォ１・レジ
ス１・の除去を行う。最後１ζ第１図（ｅ）１ζ示ずよ
うに、第２層のアルミをスバッタ法により形成し、フォ
１・レジス１・（図示せず）をバターニノグし、乾式エ
ッチング法によりエッチノグを行い、第２層のアルく配
線１１を形成する。
第１層のアｉ＋．ｉ：配線８を形成した後、第１図（ｂ
）に示すよう（こ、′ｌ″ｉ，Ｗ，Ｃｕなどの金属（３
） （４） あるいはＭｏＳ ｌｔｐ ＷＳ ｌ２， Ｔ ｉ Ｓ
ｉ２などのシリサイドからなる導電性の膜を全面にスバ
ッタ法により形成し、写真製版，エッチノグを行いバタ
ーニングされた導電性材料からなる膜９を形成する。次
に第１図（ｃ）に示すように、プラズマＣＶＤ法により
、酸化膜あるいは窒化膜からなる層間絶縁膜１０を形成
する。続いて第１図（ｄ）に示すように、層間絶縁膜１
０上に、図示されていｔｒいフォ１・レジスｌ・の塗布
を行った後、層同絶縁膜１０と選択比が１となるような
エッチング法により、導電性材料からなる膜９の表面が
露出するまでエッチバックを行い、さらに拡散層３との
コノタク１・部などの段差部に残っているフォ１・レジ
ス１・の除去を行う。最後１ζ第１図（ｅ）１ζ示ずよ
うに、第２層のアルミをスバッタ法により形成し、フォ
１・レジス１・（図示せず）をバターニノグし、乾式エ
ッチング法によりエッチノグを行い、第２層のアルく配
線１１を形成する。
なお、上記実施例では２層配線の場合について説明した
が、３層以上の配線の場合であってもよく、また、拡散
層３あるいはゲー１−６とのコンタク１・部の配線上に
行っても上記実施例と同様の効果を秦ずる。
が、３層以上の配線の場合であってもよく、また、拡散
層３あるいはゲー１−６とのコンタク１・部の配線上に
行っても上記実施例と同様の効果を秦ずる。
以上説明したように、この発明は、第１層のアル｛配綿
をパター″：；ノゲしｔ：後、その」二ζζアノｌ−ε
以外の導電性材料からなる膜を所要の大きさにバターニ
ングした後、全面ＣこＭｒＲ絶縁膜を形成し、その後レ
ンス１・バターノをマスクにして導電性材料からなる膜
の表面が露出ずるまで層間絶縁膜のエッチングを行い、
その後、導電性材料からなる膜に接触せしめて第２暦の
アルミ配線を形成し、これらの工程により多層構造のア
ルξ配線を形成するので、マスク合わせ工数を増やさず
に第１層，第２層のアルミ配線間のオ−ミック性の良好
な半導体装置が得られる効果がある。
をパター″：；ノゲしｔ：後、その」二ζζアノｌ−ε
以外の導電性材料からなる膜を所要の大きさにバターニ
ングした後、全面ＣこＭｒＲ絶縁膜を形成し、その後レ
ンス１・バターノをマスクにして導電性材料からなる膜
の表面が露出ずるまで層間絶縁膜のエッチングを行い、
その後、導電性材料からなる膜に接触せしめて第２暦の
アルミ配線を形成し、これらの工程により多層構造のア
ルξ配線を形成するので、マスク合わせ工数を増やさず
に第１層，第２層のアルミ配線間のオ−ミック性の良好
な半導体装置が得られる効果がある。
第１図は乙の発明の一実施例による半導体装置の製造方
法を示す工程断面図、第２図は従来の半導体装置の製造
方法を示す工８断面図である。 （５） （６） 図において、１は半導体基板、２はウエ）ｂ，３は拡散
層、４はフィールド酸化膜、５はゲーｌ・酸化膜、６｛
よゲ−１・、７はスムースコ−１・、８ば第１層のアル
ミ配線、９は導電性材料からなる膜、１０は層間絶縁膜
、１１は第２層のアルミ配線である。 なお、各図中の同一符号は同一または相当部分を示す。
法を示す工程断面図、第２図は従来の半導体装置の製造
方法を示す工８断面図である。 （５） （６） 図において、１は半導体基板、２はウエ）ｂ，３は拡散
層、４はフィールド酸化膜、５はゲーｌ・酸化膜、６｛
よゲ−１・、７はスムースコ−１・、８ば第１層のアル
ミ配線、９は導電性材料からなる膜、１０は層間絶縁膜
、１１は第２層のアルミ配線である。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- 半導体基板上に２層以上のアルミ配線を形成する半導体
装置の製造方法において、第１層のアルミ配線をパター
ニングした後、その上にアルミ以外の導電性材料からな
る膜を所要の大きさにパターニングした後、全面に層間
絶縁膜を形成し、その後レジストパターンをマスクにし
て前記導電性材料からなる膜の表面が露出するまで前記
層間絶縁膜のエッチングを行い、その後、前記導電性材
料からなる膜に接触せしめて第２層のアルミ配線を形成
し、これらの工程により多層構造のアルミ配線を形成す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15897289A JPH0322537A (ja) | 1989-06-20 | 1989-06-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15897289A JPH0322537A (ja) | 1989-06-20 | 1989-06-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0322537A true JPH0322537A (ja) | 1991-01-30 |
Family
ID=15683399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15897289A Pending JPH0322537A (ja) | 1989-06-20 | 1989-06-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0322537A (ja) |
-
1989
- 1989-06-20 JP JP15897289A patent/JPH0322537A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2519819B2 (ja) | コンタクトホ―ルの形成方法 | |
| KR900001834B1 (ko) | 반도체장치의 제조방법 | |
| US4855252A (en) | Process for making self-aligned contacts | |
| JPH08279488A (ja) | 半導体装置の製造方法 | |
| JPH0322537A (ja) | 半導体装置の製造方法 | |
| JP3040500B2 (ja) | 半導体装置の製造方法 | |
| JPH0969561A (ja) | 半導体装置の製造方法 | |
| JPH05326718A (ja) | 半導体装置およびその製造方法 | |
| JPH0427125A (ja) | 配線部材の製造方法 | |
| JPH02111052A (ja) | 多層配線形成法 | |
| JP3028279B2 (ja) | 半導体素子のビアコンタクト形成方法 | |
| JPH02105554A (ja) | 半導体装置の製造方法 | |
| JPH03248533A (ja) | 半導体集積回路装置 | |
| JPH02235359A (ja) | 多層配線形成方法 | |
| JPH0536842A (ja) | 多層配線形成法 | |
| JPH04188832A (ja) | 半導体装置の製造方法 | |
| JPH0669347A (ja) | 半導体装置の製造方法 | |
| JPH08274098A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPS6134956A (ja) | 配線層の形成方法 | |
| JPH04324673A (ja) | 薄膜抵抗形成法 | |
| JPH0123944B2 (ja) | ||
| JPS61172350A (ja) | 半導体装置の製造方法 | |
| JPS6340357A (ja) | 多結晶シリコン抵抗体の製造方法 | |
| JPH0228324A (ja) | 半導体装置の製造方法 | |
| JPS62243341A (ja) | 半導体装置の製造方法 |