JPH0432471B2 - - Google Patents
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- JPH0432471B2 JPH0432471B2 JP62264064A JP26406487A JPH0432471B2 JP H0432471 B2 JPH0432471 B2 JP H0432471B2 JP 62264064 A JP62264064 A JP 62264064A JP 26406487 A JP26406487 A JP 26406487A JP H0432471 B2 JPH0432471 B2 JP H0432471B2
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- JP
- Japan
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- input
- resistor
- capacitor
- circuit
- operational amplifier
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Links
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- 230000002123 temporal effect Effects 0.000 claims 3
- 230000001052 transient effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 13
- 230000007704 transition Effects 0.000 description 7
- 239000000872 buffer Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 1
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- 229920006395 saturated elastomer Polymers 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/303—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
- Moving Of Head For Track Selection And Changing (AREA)
- Moving Of The Head To Find And Align With The Track (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は信号から不必要な部分を除去するため
の信号処理技術と回路とに関するものであり、特
に、未処理の信号が不必要な部分を含む場合にサ
ーポ機構を駆動するための信号をつくることに関
するものである。本発明は特に、信号の所望の部
分が比較的おだやかな傾斜と比較的大きな反対向
きの急な傾斜を含むような信号に有用である。こ
の回路は米国特許出願第932814号に述べられてい
る「三相サーボパターン」から有用な速度を形成
するのに具体的に応用される。この特許出願は米
国特許出願第800019号の一部の継続であり、両者
とも出願係属中である。これらに開示してあるこ
ともあわせて参照されたい。
の信号処理技術と回路とに関するものであり、特
に、未処理の信号が不必要な部分を含む場合にサ
ーポ機構を駆動するための信号をつくることに関
するものである。本発明は特に、信号の所望の部
分が比較的おだやかな傾斜と比較的大きな反対向
きの急な傾斜を含むような信号に有用である。こ
の回路は米国特許出願第932814号に述べられてい
る「三相サーボパターン」から有用な速度を形成
するのに具体的に応用される。この特許出願は米
国特許出願第800019号の一部の継続であり、両者
とも出願係属中である。これらに開示してあるこ
ともあわせて参照されたい。
本明細書の記載は磁気デイスクデータ記憶装置
の構成とデイスク媒体上の符号化情報からサーボ
情報を発生して利用する手段についてある程度熟
知していることを前提にしている。これらの知識
は類似の技術にも応用可能である。
の構成とデイスク媒体上の符号化情報からサーボ
情報を発生して利用する手段についてある程度熟
知していることを前提にしている。これらの知識
は類似の技術にも応用可能である。
本発明が適用された具体的なシステムでは、不
必要な信号部分を除去してこの信号を基準電圧に
関して差分をとることにより、サーボ読取りヘツ
ド（この信号の元の入力を提供する）の径方向の
速度と方向を表わす正確で利用可能な直線性の速
度信号が連続的に提供される。この読取りヘツド
がデータデイスク上を動く他のヘツドに機械的に
（または他の方法で）結合している場合に、情報
はその径方向の速度をも直線表わしている。
必要な信号部分を除去してこの信号を基準電圧に
関して差分をとることにより、サーボ読取りヘツ
ド（この信号の元の入力を提供する）の径方向の
速度と方向を表わす正確で利用可能な直線性の速
度信号が連続的に提供される。この読取りヘツド
がデータデイスク上を動く他のヘツドに機械的に
（または他の方法で）結合している場合に、情報
はその径方向の速度をも直線表わしている。
（従来の技術）
連続的なサーボ信号を発生するシステムの例は
ジヤツクスによる米国特許第4130786号に記載さ
れているので参照されたい。ジヤツクスの特許で
はのこぎり歯波波形をつくるのに二相信号を用い
ており、二相信号を参照してつくられた階段波形
をこののこぎり歯波形に加えている。その結果連
続的な傾斜の直線信号が得られる。
ジヤツクスによる米国特許第4130786号に記載さ
れているので参照されたい。ジヤツクスの特許で
はのこぎり歯波波形をつくるのに二相信号を用い
ており、二相信号を参照してつくられた階段波形
をこののこぎり歯波形に加えている。その結果連
続的な傾斜の直線信号が得られる。
信号を滑らかにするために回路内のコンデンサ
に充電して放電するという方法が知られている。
例えばペニーによる米国特許第4584559号を参照
されたい。ペニーは入力信号を微分してない。更
に、ペニーの回路は２個の演算増幅器（以下オペ
アンプという）により生ずるオフセツト誤差を含
む（主に５６と５２であつて、４８の寄与は少な
い）。本発明は１個のオペアンプにより生ずるオ
フセツト誤差だけを含む（Ｕ１−Ａによるもので
あり、Ｕ１−Ｂの寄与はきわめて少ない）。
に充電して放電するという方法が知られている。
例えばペニーによる米国特許第4584559号を参照
されたい。ペニーは入力信号を微分してない。更
に、ペニーの回路は２個の演算増幅器（以下オペ
アンプという）により生ずるオフセツト誤差を含
む（主に５６と５２であつて、４８の寄与は少な
い）。本発明は１個のオペアンプにより生ずるオ
フセツト誤差だけを含む（Ｕ１−Ａによるもので
あり、Ｕ１−Ｂの寄与はきわめて少ない）。
（発明の要約）
本発明は入力信号であるのこぎり歯形の比較的
ゆるい傾斜に比例し、リセツト期間後の階段を伴
つた速度を表わす微分信号をつくる。これに関連
して「リセツト」期間中に有用な微分信号を合成
する。
ゆるい傾斜に比例し、リセツト期間後の階段を伴
つた速度を表わす微分信号をつくる。これに関連
して「リセツト」期間中に有用な微分信号を合成
する。
入力信号から入力コンデンサを通る電流を実質
的に表わす電圧レベルVHを形成される。信号入
力線上の２個の入力抵抗器の間間に生じた電圧レ
ベルVHは、時間と共に変わる信号であつて、処
理される（この場合オプアンプと呼ばれる差動増
幅器により基準電圧との差を表わす信号が生じ
る）。不必要な信号部分が生じている間に（この
場合リセツト期間の間に）、第２のオペアンプが
正入力としてVHの電圧を受け、生じた出力電圧
は第２の（蓄積用）コンデンサに蓄えられる。こ
のコンデンサは入力信号電流を表わす電圧レベル
を保持する。
的に表わす電圧レベルVHを形成される。信号入
力線上の２個の入力抵抗器の間間に生じた電圧レ
ベルVHは、時間と共に変わる信号であつて、処
理される（この場合オプアンプと呼ばれる差動増
幅器により基準電圧との差を表わす信号が生じ
る）。不必要な信号部分が生じている間に（この
場合リセツト期間の間に）、第２のオペアンプが
正入力としてVHの電圧を受け、生じた出力電圧
は第２の（蓄積用）コンデンサに蓄えられる。こ
のコンデンサは入力信号電流を表わす電圧レベル
を保持する。
（好ましい実施例では）不必要な信号部分が生
じている間に入力信号の電圧レベルが急激に変化
する。リセツト信号が第２のオペアンプの出力を
利得調整された増幅器に切替え、入力電圧レベル
を表わす適当な出力電圧を第２のオペアンプを経
由してその増幅器に送る。この利得調整された出
力はリセツトパルスが終了するまで入力信号を保
つために供給される。
じている間に入力信号の電圧レベルが急激に変化
する。リセツト信号が第２のオペアンプの出力を
利得調整された増幅器に切替え、入力電圧レベル
を表わす適当な出力電圧を第２のオペアンプを経
由してその増幅器に送る。この利得調整された出
力はリセツトパルスが終了するまで入力信号を保
つために供給される。
オペアンプを微分に使うためにはオペアンプの
負の入力が抵抗器を介して出力と結ばれ、入力信
号線にコンデンサが設けられていよう。この回路
では、抵抗器Ｒ２とＲ３とコンデンサＣ２が両抵
抗器の間に設けられ、Ｃ２の他端には基準電圧線
が接続されているが、これらは高いノイズ信号が
入つたときにＵ１−Ａが飽和するのを防ぐための
付加フイルタの役目をしている。
負の入力が抵抗器を介して出力と結ばれ、入力信
号線にコンデンサが設けられていよう。この回路
では、抵抗器Ｒ２とＲ３とコンデンサＣ２が両抵
抗器の間に設けられ、Ｃ２の他端には基準電圧線
が接続されているが、これらは高いノイズ信号が
入つたときにＵ１−Ａが飽和するのを防ぐための
付加フイルタの役目をしている。
リセツト信号は三相サーボパターン（引用出願
書に開示してある）からつくられ、それに応答す
る。例えば３個の三相信号のうち第１の信号の上
昇傾斜と第３の信号の下降傾斜とが交わる時点で
トリガされる。もちろんこの回路は入力信号の急
激な傾斜の遷移が処理された出力信号に影響しな
いように除去されなければならないようなどんな
装置にも使えるだろう。どんな場合でも、不必要
な部分が起きたときに固有の表われ方をして、そ
れに基づいてリセツト信号がつくられるというこ
とを想定している。
書に開示してある）からつくられ、それに応答す
る。例えば３個の三相信号のうち第１の信号の上
昇傾斜と第３の信号の下降傾斜とが交わる時点で
トリガされる。もちろんこの回路は入力信号の急
激な傾斜の遷移が処理された出力信号に影響しな
いように除去されなければならないようなどんな
装置にも使えるだろう。どんな場合でも、不必要
な部分が起きたときに固有の表われ方をして、そ
れに基づいてリセツト信号がつくられるというこ
とを想定している。
（実施例）
第１図は好ましい実施例の回路１０の特徴を示
すように描かれた簡略化したブロツク図である。
（電線またはその他の手段による電気的な接続を
表わすのに本明細書では「線」という術語を使用
することにする。）信号はＳ１点で回路に入力さ
れてコンデンサＣ１を充電し、抵抗器Ｒ１，Ｒ
２，Ｒ３を経てオペアンプＵ１−Ａの負入力に至
る。抵抗器Ｒ３とオペアンプＵ１−Ａの負入力間
の線は抵抗器Ｒ４とコンデンサＣ３にも接続され
ている。抵抗器Ｒ４とコンデンサＣ３は点２１と
線１４上の点２２との間で並列に接続されてい
る。線１４はオペアンプＵ１−Ａの出力であり、
Ｓ２点から供給される回路１０の出力である。オ
ペアンプＵ１−Ａの正入力線１３は基準電圧を供
給し、コンデンサＣ２を経由して信号入力線上の
点１２に接続されている。信号入力線上の抵抗器
Ｒ１とＲ２との間の点１６から線１７がオペアン
プＵ１−Ｂの正入力に接続されている。線１７は
また線１８にも接続されている。オペアンプＵ１
−Ｂの負の入力は抵抗器Ｒ５とコンデンサＣ５
（線２３上にあり）を経由してアース（GND）に
接続されている。オペアンプＵ１−Ｂの出力は、
オペアンプＵ１−Ｂの負入力と抵抗器Ｒ５間の線
２３上の点、または適当な反転増幅器Ｕ２のいず
れかに選択的に接続される。この選択は線１９に
リセツト信号が供給されて機械的または電子的な
スイツチSWを働らかせることによりなされる。
線１９にリセツト信号が供給されると、オペアン
プＵ１−Ｂの出力は適当な反転増幅器Ｕ２に接続
される。リセツト信号が消えると、スイツチはリ
セツトされてオペアンプＵ１−Ｂの出力は線２３
に接続される。増幅器Ｕ２の出力は線１８に供給
され、線１８は線１７に接続されている。
すように描かれた簡略化したブロツク図である。
（電線またはその他の手段による電気的な接続を
表わすのに本明細書では「線」という術語を使用
することにする。）信号はＳ１点で回路に入力さ
れてコンデンサＣ１を充電し、抵抗器Ｒ１，Ｒ
２，Ｒ３を経てオペアンプＵ１−Ａの負入力に至
る。抵抗器Ｒ３とオペアンプＵ１−Ａの負入力間
の線は抵抗器Ｒ４とコンデンサＣ３にも接続され
ている。抵抗器Ｒ４とコンデンサＣ３は点２１と
線１４上の点２２との間で並列に接続されてい
る。線１４はオペアンプＵ１−Ａの出力であり、
Ｓ２点から供給される回路１０の出力である。オ
ペアンプＵ１−Ａの正入力線１３は基準電圧を供
給し、コンデンサＣ２を経由して信号入力線上の
点１２に接続されている。信号入力線上の抵抗器
Ｒ１とＲ２との間の点１６から線１７がオペアン
プＵ１−Ｂの正入力に接続されている。線１７は
また線１８にも接続されている。オペアンプＵ１
−Ｂの負の入力は抵抗器Ｒ５とコンデンサＣ５
（線２３上にあり）を経由してアース（GND）に
接続されている。オペアンプＵ１−Ｂの出力は、
オペアンプＵ１−Ｂの負入力と抵抗器Ｒ５間の線
２３上の点、または適当な反転増幅器Ｕ２のいず
れかに選択的に接続される。この選択は線１９に
リセツト信号が供給されて機械的または電子的な
スイツチSWを働らかせることによりなされる。
線１９にリセツト信号が供給されると、オペアン
プＵ１−Ｂの出力は適当な反転増幅器Ｕ２に接続
される。リセツト信号が消えると、スイツチはリ
セツトされてオペアンプＵ１−Ｂの出力は線２３
に接続される。増幅器Ｕ２の出力は線１８に供給
され、線１８は線１７に接続されている。
リセツト中ホールド付微分器は次のように働
く。
く。
入力信号がコンデンサＣ１を充電すると、点１
６はＣ１の充電電流を表わす電圧レベルVHを示
す。（第３図を参照すると、第３図の代表的な実
用的微分器には見られない抵抗器Ｒ２，Ｒ３およ
びコンデンサＣ２がこの回路に付加されているの
がわかる。） 図のようにオペアンプＵ１−Ａが接続されてい
ると、負入力の電圧が正入力の電圧レベル
（VREF）まで上がつた時点でオペアンプが自己安
定化するようになる。したがつて、オペアンプＵ
１−Ａの出力電圧はVHに比例するようになる。
VHの変化は非常に小さい（約0.1ミリボルト）で
あろうから、周囲の電流が漏洩すると回路の性能
に影響する。この事実は部品を選択するときに考
慮しなければならないので、後で第１Ａ図を参照
して詳しく説明する。
６はＣ１の充電電流を表わす電圧レベルVHを示
す。（第３図を参照すると、第３図の代表的な実
用的微分器には見られない抵抗器Ｒ２，Ｒ３およ
びコンデンサＣ２がこの回路に付加されているの
がわかる。） 図のようにオペアンプＵ１−Ａが接続されてい
ると、負入力の電圧が正入力の電圧レベル
（VREF）まで上がつた時点でオペアンプが自己安
定化するようになる。したがつて、オペアンプＵ
１−Ａの出力電圧はVHに比例するようになる。
VHの変化は非常に小さい（約0.1ミリボルト）で
あろうから、周囲の電流が漏洩すると回路の性能
に影響する。この事実は部品を選択するときに考
慮しなければならないので、後で第１Ａ図を参照
して詳しく説明する。
線１７上の電圧VHはオペアンプＵ１−Ｂに正
の入力として供給される。回路の通常の動作中、
すなわち信号の所要部分がＳ１に入力として供給
され、リセツト信号が線１９上にないとき、オペ
アンプＵ１−Ｂの出力はオペアンプＵ１−Ｂの負
入力の入力として線２３に供給され、抵抗器Ｒ
５、コンデンサＣ５を通つてアースされる。好ま
しい実施例ではアースの代わりに５ボルトの基準
電圧を採用してもよい。（望むならば、図示の如
く、抵抗器Ｒ５にはコンデンサＣ５に供給される
電圧にフイルタをかける役目をもたせることがで
きる。）リセツト信号が加えられると、機械的ま
たは電子的なスイツチSWはオペアンプＵ１−Ｂ
の出力を適当な反転増幅器Ｕ２に送る。するとコ
ンデンサＣ５の電圧レベルは反転増幅器Ｕ２の誤
差電圧となり、Ｕ２は線１８，１７、点１６にコ
ンデンサＣ５の電圧レベルに等しい電圧レベルを
供給し、リセツト期間中オペアンプＵ１−Ａの負
入力の電圧レベルが保たれる。
の入力として供給される。回路の通常の動作中、
すなわち信号の所要部分がＳ１に入力として供給
され、リセツト信号が線１９上にないとき、オペ
アンプＵ１−Ｂの出力はオペアンプＵ１−Ｂの負
入力の入力として線２３に供給され、抵抗器Ｒ
５、コンデンサＣ５を通つてアースされる。好ま
しい実施例ではアースの代わりに５ボルトの基準
電圧を採用してもよい。（望むならば、図示の如
く、抵抗器Ｒ５にはコンデンサＣ５に供給される
電圧にフイルタをかける役目をもたせることがで
きる。）リセツト信号が加えられると、機械的ま
たは電子的なスイツチSWはオペアンプＵ１−Ｂ
の出力を適当な反転増幅器Ｕ２に送る。するとコ
ンデンサＣ５の電圧レベルは反転増幅器Ｕ２の誤
差電圧となり、Ｕ２は線１８，１７、点１６にコ
ンデンサＣ５の電圧レベルに等しい電圧レベルを
供給し、リセツト期間中オペアンプＵ１−Ａの負
入力の電圧レベルが保たれる。
第１Ａ図に更に詳細な回路図を示す。この図で
は抵抗とコンデンサの値が示され、集積回路とそ
の他の部品には標準的に使用される製品番号が付
してある。第１図でも同じ素子には同じ参照番号
を用いている。
は抵抗とコンデンサの値が示され、集積回路とそ
の他の部品には標準的に使用される製品番号が付
してある。第１図でも同じ素子には同じ参照番号
を用いている。
第１Ａ図の回路１０Ａは本発明の好ましい実施
例を詳細に示すためのものである。第１図の回路
１０と同じ参照番号のものは同じ機能を果すこと
を示している。抵抗、コンデンサおよび電圧の値
は当業者なる本発明の思想から逸脱することなく
変えることができよう。しかし、いくつかの部品
のある特性は、オペアンプＵ１−Ａの微分特性の
性能に影響する周囲電圧に関する問題を防ぐため
に重要である。例えば、回路素子Ｕ２は動作して
ないときに漏洩の小さい高出力インピーダンスの
反転増幅器であるから、例えばトランジスタＱ３
とＱ４は漏洩の小さいトランジスタでなければな
らない。2N3904という番号はこの種のトランジ
スタとしてこの業界でよく使われるもののひとつ
である。同様に、LF412Aという標準番号を持つ
オペアンプ（ナシヨナルセミコンダクタ社から入
手可能）Ｕ１−Ｂは高入力インピーダンス（100
ピコアンペア入力）を有する高速の増幅器であ
り、Ｕ１−Ａの動作に影響を及ぼすような漏洩電
流は流れない。Ｕ１−ＡとＵ１−Ｂは多分同じ基
板に実装されるであろう。
例を詳細に示すためのものである。第１図の回路
１０と同じ参照番号のものは同じ機能を果すこと
を示している。抵抗、コンデンサおよび電圧の値
は当業者なる本発明の思想から逸脱することなく
変えることができよう。しかし、いくつかの部品
のある特性は、オペアンプＵ１−Ａの微分特性の
性能に影響する周囲電圧に関する問題を防ぐため
に重要である。例えば、回路素子Ｕ２は動作して
ないときに漏洩の小さい高出力インピーダンスの
反転増幅器であるから、例えばトランジスタＱ３
とＱ４は漏洩の小さいトランジスタでなければな
らない。2N3904という番号はこの種のトランジ
スタとしてこの業界でよく使われるもののひとつ
である。同様に、LF412Aという標準番号を持つ
オペアンプ（ナシヨナルセミコンダクタ社から入
手可能）Ｕ１−Ｂは高入力インピーダンス（100
ピコアンペア入力）を有する高速の増幅器であ
り、Ｕ１−Ａの動作に影響を及ぼすような漏洩電
流は流れない。Ｕ１−ＡとＵ１−Ｂは多分同じ基
板に実装されるであろう。
第４図は可能性のある非理想的な入力信号の一
部分を示す。この信号は第２図のWF1波形の一
部分に相当する。好ましい実施例では元の信号は
デイジタル回路によりつくられるから、図示の如
く階段状の波形になる。おそらく主にデータデイ
スク自身の不均一性のために、好ましい実施例の
非理想的な入力信号ではしばしば過渡すなわちス
パイクt1，t2，t3が見出されるであろう。これら
の過渡は入力信号の階段形状と共にここで説明す
る回路により平滑化されて取り除かれるであろ
う。（参照番号４０の曲線は第４図のVREFすなわ
ち基準電圧レベルに対する信号を表わしている。） 基準電圧は回路内の３点がみな同じ直流電位で
ある必要はないが、各電位は一定でなければなら
ない。好ましい実施例ではオペアンプの正入力に
５ボルトの基準電圧を用いると、使用する電源に
対して最大のダイナミツク・レンジを得るのに最
も効果的であつた。
部分を示す。この信号は第２図のWF1波形の一
部分に相当する。好ましい実施例では元の信号は
デイジタル回路によりつくられるから、図示の如
く階段状の波形になる。おそらく主にデータデイ
スク自身の不均一性のために、好ましい実施例の
非理想的な入力信号ではしばしば過渡すなわちス
パイクt1，t2，t3が見出されるであろう。これら
の過渡は入力信号の階段形状と共にここで説明す
る回路により平滑化されて取り除かれるであろ
う。（参照番号４０の曲線は第４図のVREFすなわ
ち基準電圧レベルに対する信号を表わしている。） 基準電圧は回路内の３点がみな同じ直流電位で
ある必要はないが、各電位は一定でなければなら
ない。好ましい実施例ではオペアンプの正入力に
５ボルトの基準電圧を用いると、使用する電源に
対して最大のダイナミツク・レンジを得るのに最
も効果的であつた。
第５図の曲線４１は可能な理想的な出力信号を
示す。４２の部分は第２図の線WF3で示す負の
出力信号部分に相当する。
示す。４２の部分は第２図の線WF3で示す負の
出力信号部分に相当する。
第２図に５個の波形が示されている。
WF−１は負の傾斜と正の遷移を有する入力信
号である。WF−２は遷移する時間を示す一連の
パルスから成るリセツト信号である。WF−３は
負の傾斜を有する入力WF−１に対して信号出力
点Ｓ２に供給される負の出力信号である。WF−
４は正の傾斜を有する入力信号であり、WF−５
はその正の出力信号である。
号である。WF−２は遷移する時間を示す一連の
パルスから成るリセツト信号である。WF−３は
負の傾斜を有する入力WF−１に対して信号出力
点Ｓ２に供給される負の出力信号である。WF−
４は正の傾斜を有する入力信号であり、WF−５
はその正の出力信号である。
これらの信号波形はすべて同じ時間帯で起きる
のであり、電圧値はVREFという線で示した基準電
圧に対して描かれている。WF1，WF2，WF3は
本発明を利用して同時に進行し、WF4とWF5と
WF2も同時に進行する。
のであり、電圧値はVREFという線で示した基準電
圧に対して描かれている。WF1，WF2，WF3は
本発明を利用して同時に進行し、WF4とWF5と
WF2も同時に進行する。
リセツト信号をつくる
第６図の回路図には、本発明の実施例に用いら
れる三相信号からリセツト信号をつくる回路１０
０を示す。３個の三角波Ａ，Ｂ，Ｃは夫々線３
１，３２，３３に供給される。三角波は、前述の
出願係属中の明細書に記載してある実施例と共に
用いられるデータデイスクの中に、決められた形
式で納められている三相信号から導かれる。第６
図の回路１００は線３６から第１図と第１Ａ図の
Ｓ１に入力信号を供給する。この出力信号の詳し
い形は第８図に示され、三相入力信号の詳しい形
は第７図の上部に示されている。
れる三相信号からリセツト信号をつくる回路１０
０を示す。３個の三角波Ａ，Ｂ，Ｃは夫々線３
１，３２，３３に供給される。三角波は、前述の
出願係属中の明細書に記載してある実施例と共に
用いられるデータデイスクの中に、決められた形
式で納められている三相信号から導かれる。第６
図の回路１００は線３６から第１図と第１Ａ図の
Ｓ１に入力信号を供給する。この出力信号の詳し
い形は第８図に示され、三相入力信号の詳しい形
は第７図の上部に示されている。
第７図では、３個のビツト信号０，１，２（矩
形波信号すなわちデイジタル「パルス」）が三相
入力信号と放射状関係をなして示されている。こ
れらの信号は同時に放射状位置で起こる。これら
のビツト信号０，１，２は夫々出力線Ｂ０，Ｂ
１，Ｂ２上で見られる。これらの３個の信号の
各々の負の傾斜が限定された期間を有するリセツ
ト信号をつくる。このことは３個のビツトパルス
をマイクロプロセツサで復合化することによりな
しうるであろう。すなわち、もしヘツドイン（す
なわちヘツドがデイスクの中心に向かつて動く）
中に発生するリセツト信号のみを受入れるとすれ
ば、図示したように接続されたゲート５２と５３
のような２個の排他的論理和ゲートを用いること
になろう。好ましい実施例の復号化回路は第９図
を用いて説明する。第９図では、サーボ位置誤差
信号の急岐な遷移期間中にリセツト信号を発生す
るが、いつたんこのことを理解するといくつも実
施例を構築することができよう。リセツト信号を
つくるのに用いられるビツト信号は第６図の好ま
しい実施例の回路１００のような回路でつくられ
る。回路１００は次のように動作する。
形波信号すなわちデイジタル「パルス」）が三相
入力信号と放射状関係をなして示されている。こ
れらの信号は同時に放射状位置で起こる。これら
のビツト信号０，１，２は夫々出力線Ｂ０，Ｂ
１，Ｂ２上で見られる。これらの３個の信号の
各々の負の傾斜が限定された期間を有するリセツ
ト信号をつくる。このことは３個のビツトパルス
をマイクロプロセツサで復合化することによりな
しうるであろう。すなわち、もしヘツドイン（す
なわちヘツドがデイスクの中心に向かつて動く）
中に発生するリセツト信号のみを受入れるとすれ
ば、図示したように接続されたゲート５２と５３
のような２個の排他的論理和ゲートを用いること
になろう。好ましい実施例の復号化回路は第９図
を用いて説明する。第９図では、サーボ位置誤差
信号の急岐な遷移期間中にリセツト信号を発生す
るが、いつたんこのことを理解するといくつも実
施例を構築することができよう。リセツト信号を
つくるのに用いられるビツト信号は第６図の好ま
しい実施例の回路１００のような回路でつくられ
る。回路１００は次のように動作する。
図示の如く、三相の入力信号（Ａ，Ｂ，Ｃ）は
３個の比較器Ｕ８1，Ｕ８2，Ｕ８3により比較さ
れる。Ａ相信号（線３１上）がＢ相信号（線３２
上）よりも電圧が高ければ、非反転バツフア回路
Ｖ２1の出力は「ハイ」であり、反転回路Ｕ１1の
出力は「ロー」である。さもなくば、反対にな
る。他の２個の比較器とそれらに付随している反
転回路と非反転回路は夫々の入力に対して同じよ
うに働く。
３個の比較器Ｕ８1，Ｕ８2，Ｕ８3により比較さ
れる。Ａ相信号（線３１上）がＢ相信号（線３２
上）よりも電圧が高ければ、非反転バツフア回路
Ｖ２1の出力は「ハイ」であり、反転回路Ｕ１1の
出力は「ロー」である。さもなくば、反対にな
る。他の２個の比較器とそれらに付随している反
転回路と非反転回路は夫々の入力に対して同じよ
うに働く。
第６図にはリセツト信号をつくるために本発明
で用いられる一般的な回路図を示してあり、信号
Ａ，Ｂ，Ｃが夫々線３１，３２，３３から回路１
００に入力される。第７図には基準電圧と共に典
型的な信号Ａ，Ｂ，Ｃが示されている。各信号は
比較器Ｕ８1，Ｕ８2，Ｕ８3の正入力側に供給さ
れる。３個の入力信号の他方のうちの１個は同じ
３個の回路の負の入力に供給される。好ましい実
施例ではＵ８の回路にLM339という標準番号を
有する集積回路が使用される。これはナシヨナ
ル・セミコンダクタ社から入手可能である。
で用いられる一般的な回路図を示してあり、信号
Ａ，Ｂ，Ｃが夫々線３１，３２，３３から回路１
００に入力される。第７図には基準電圧と共に典
型的な信号Ａ，Ｂ，Ｃが示されている。各信号は
比較器Ｕ８1，Ｕ８2，Ｕ８3の正入力側に供給さ
れる。３個の入力信号の他方のうちの１個は同じ
３個の回路の負の入力に供給される。好ましい実
施例ではＵ８の回路にLM339という標準番号を
有する集積回路が使用される。これはナシヨナ
ル・セミコンダクタ社から入手可能である。
各入力信号（Ａ，Ｂ，Ｃ）はまた６個のアナロ
グスイツチＵ１４(1-6)のうち２個にも供給され、
これらのスイツチを通過後、差動増幅器Ｕ１９の
反転入力線３４と非反転入力線３５に送られ、第
７図と第８図に示すSPE信号、すなわちサーボ位
置誤差信号をつくる。
グスイツチＵ１４(1-6)のうち２個にも供給され、
これらのスイツチを通過後、差動増幅器Ｕ１９の
反転入力線３４と非反転入力線３５に送られ、第
７図と第８図に示すSPE信号、すなわちサーボ位
置誤差信号をつくる。
比較器Ｕ８1，Ｕ８2，Ｕ８3に入力した入力信
号Ａ，Ｂ，Ｃは論理インバータＵ１1，Ｕ１2，Ｕ
１3を駆動すると共に論理バツフアＵ２1，Ｕ２2，
Ｕ２3をも駆動する。これらの論理インバータと
バツフアの出力はアナログスイツチＵ１４1-6を
適当に切替える。
号Ａ，Ｂ，Ｃは論理インバータＵ１1，Ｕ１2，Ｕ
１3を駆動すると共に論理バツフアＵ２1，Ｕ２2，
Ｕ２3をも駆動する。これらの論理インバータと
バツフアの出力はアナログスイツチＵ１４1-6を
適当に切替える。
抵抗器とコンデンサの対１０１，１０２，１０
３は夫々比較器Ｕ８1，Ｕ８2，Ｕ８3にヒステリ
シスを与え、Ａ，Ｂ，Ｃ信号に乗るかもしれない
ノイズの過渡により多量スイツチングを起こすの
を防止する。
３は夫々比較器Ｕ８1，Ｕ８2，Ｕ８3にヒステリ
シスを与え、Ａ，Ｂ，Ｃ信号に乗るかもしれない
ノイズの過渡により多量スイツチングを起こすの
を防止する。
回路Ｕ１９は差動増幅器であり、線３６に第８
図に示すSPE信号を供給する。第８図（ヘツドイ
ンシーケンス中）に示された信号に付いているア
ルフアベツトと数字は第７図に示されている十進
数またはSPEの表示と同じである。
図に示すSPE信号を供給する。第８図（ヘツドイ
ンシーケンス中）に示された信号に付いているア
ルフアベツトと数字は第７図に示されている十進
数またはSPEの表示と同じである。
線Ｂ１，Ｂ２，Ｂ０上に出力されるＵ８回路の
出力は第７図に０，１，２として示されている。
第７図のヘツドイン方向の信号を見ると、遷移、
すなわち不要な信号部分は領域６と２の間、領域
３と１の間、領域５と４の間（第５図と第７図の
下部を参照のこと）で起こるので、また下降する
パルスはこれらの領域間の各々で起こるので、更
に１個の信号が下降する領域では３ビツトの信号
のうち１個だけががハイであるので、必要なこと
は信号が下降するときにリセツト信号を発するこ
とのみである。ヘツドアウトのときにはリセツト
信号が必要なのはパルスの立上りのときである、
すなわち傾斜の遷移がその境界で起こる。マイク
ロプロセツサはこれらのデイジタルビツト信号を
入力として受けて、プログラムに基づいて各ビツ
ト信号の適当な立上り遷移時または下降遷移時に
リセツト信号を発生する。このことは５２と５３
のような２個の排他的論理ゲートで考えるのが最
も簡単でかつ最も効率が良い。これらのゲートは
各トランジスタに対しデイジタルワンシヨツトと
共に比較的短い期間の出力パルスを供給する。
出力は第７図に０，１，２として示されている。
第７図のヘツドイン方向の信号を見ると、遷移、
すなわち不要な信号部分は領域６と２の間、領域
３と１の間、領域５と４の間（第５図と第７図の
下部を参照のこと）で起こるので、また下降する
パルスはこれらの領域間の各々で起こるので、更
に１個の信号が下降する領域では３ビツトの信号
のうち１個だけががハイであるので、必要なこと
は信号が下降するときにリセツト信号を発するこ
とのみである。ヘツドアウトのときにはリセツト
信号が必要なのはパルスの立上りのときである、
すなわち傾斜の遷移がその境界で起こる。マイク
ロプロセツサはこれらのデイジタルビツト信号を
入力として受けて、プログラムに基づいて各ビツ
ト信号の適当な立上り遷移時または下降遷移時に
リセツト信号を発生する。このことは５２と５３
のような２個の排他的論理ゲートで考えるのが最
も簡単でかつ最も効率が良い。これらのゲートは
各トランジスタに対しデイジタルワンシヨツトと
共に比較的短い期間の出力パルスを供給する。
好ましい実施例では、ビツト信号０，１，２の
復号化は３個のアンドゲートと各ゲートの出力に
接続された３個のフリツプフロツプと、フリツプ
フロツプの出力のオアをとる回路とによりなされ
る。このオアゲートの出力はヘツドインのときも
ヘツドアウトのときもリセツト信号となるであろ
う。実際のリセツト信号の発生はもつと複雑なの
で第９図を用いて説明する。第９図にこのことを
行う回路２００を示すが、他の復号化回路も可能
であり、この実施例の三相サーボ信号以外のもの
からリセツト信号をつくることもできる。
復号化は３個のアンドゲートと各ゲートの出力に
接続された３個のフリツプフロツプと、フリツプ
フロツプの出力のオアをとる回路とによりなされ
る。このオアゲートの出力はヘツドインのときも
ヘツドアウトのときもリセツト信号となるであろ
う。実際のリセツト信号の発生はもつと複雑なの
で第９図を用いて説明する。第９図にこのことを
行う回路２００を示すが、他の復号化回路も可能
であり、この実施例の三相サーボ信号以外のもの
からリセツト信号をつくることもできる。
第９図において、所望のリセツト信号の期間よ
りも短い期間を有するクロツク入力が入力２０１
から回路２００に供給される。クロツクパルスは
クロツク期間の短い部分である。クロツク１（第
１０図参照）がフリツプフロツプＦ７のクロツク
入力に供給される。第２のクロツク、クロツク２
がナンドゲートＮ２に遅延クロツクとして供給さ
れ、クロツク２を反転したものがノアゲートＮ４
に供給される。
りも短い期間を有するクロツク入力が入力２０１
から回路２００に供給される。クロツクパルスは
クロツク期間の短い部分である。クロツク１（第
１０図参照）がフリツプフロツプＦ７のクロツク
入力に供給される。第２のクロツク、クロツク２
がナンドゲートＮ２に遅延クロツクとして供給さ
れ、クロツク２を反転したものがノアゲートＮ４
に供給される。
Ｆ７のＱ出力が「ロー」のとき回路１０と１０
Ａで使用されるリセツト信号が供給され、スイツ
チを制御するのに用いられる。
Ａで使用されるリセツト信号が供給され、スイツ
チを制御するのに用いられる。
回路２００は第６図の回路１００の３個の
「Ｂ」出力すなわちビツト出力を入力として受信
する（第７図に相互の時間関係を示す）。これら
の反転したものと反転しないものが図示の如くノ
アゲートＮ１，Ｎ２，Ｎ３の入力として供給され
る。これらのノアゲートの出力はフリツプフロツ
プＦ４，Ｆ５，Ｆ６に入力される。これらのフリ
ツプフロツプの出力はナンドゲートNA１に入
力され、その出力はナンドゲートNA２に入力さ
れる。NA１の出力はまたフリツプフロツプＦ７
をクリアする。ナンドゲートNA２はまたＦ７の
Ｑ出力とＦ８の出力をも入力として受け、これ
ら３入力のナンド出力がフリツプフロツプＦ４，
Ｆ５，Ｆ６にクリア信号として供給される。フリ
ツプフロツプＦ４，Ｆ５，Ｆ６，Ｆ８のＤ入力は
すべて図に矢印で示すように「ハイ」信号、すな
わち電圧レベルに接続されている。
「Ｂ」出力すなわちビツト出力を入力として受信
する（第７図に相互の時間関係を示す）。これら
の反転したものと反転しないものが図示の如くノ
アゲートＮ１，Ｎ２，Ｎ３の入力として供給され
る。これらのノアゲートの出力はフリツプフロツ
プＦ４，Ｆ５，Ｆ６に入力される。これらのフリ
ツプフロツプの出力はナンドゲートNA１に入
力され、その出力はナンドゲートNA２に入力さ
れる。NA１の出力はまたフリツプフロツプＦ７
をクリアする。ナンドゲートNA２はまたＦ７の
Ｑ出力とＦ８の出力をも入力として受け、これ
ら３入力のナンド出力がフリツプフロツプＦ４，
Ｆ５，Ｆ６にクリア信号として供給される。フリ
ツプフロツプＦ４，Ｆ５，Ｆ６，Ｆ８のＤ入力は
すべて図に矢印で示すように「ハイ」信号、すな
わち電圧レベルに接続されている。
第９図の回路図と第１０図のそのタイミング図
はリセツト信号の効率的な複号化方法の一例を提
供しているにすぎないのであつて、本発明の範囲
をこの回路に限定するつもりではない。
はリセツト信号の効率的な複号化方法の一例を提
供しているにすぎないのであつて、本発明の範囲
をこの回路に限定するつもりではない。
第１図は好ましい実施例で採用される簡略化し
た回路図である。第１Ａ図は好ましい実施例の詳
細な回路図である。第１図と第１Ａ図で同じ参照
番号を付してある要素は同じ構造を有するかまた
は同じ機能を果たすものである。第２図は一組の
信号電圧と時間の関係を示すグラフである。第３
図は典型的な実用的微分器である。第１図および
第１Ａ図と同じ参照番号を付しているものは類似
の構造を有するかまたは類似の機能を果すもので
ある。第４図は非理想的な入力信号のグラフであ
る。第５図は可能な理想的な出力信号のグラフで
ある。第６図は三相サーボパターンからリセツト
信号をつくるためにデイジタルパルス列をつくる
回路図である。第７図は３個の信号のグラフであ
り、各対は第６図の回路図に関連している。第８
図は出力信号のグラフである。第９図は好ましい
実施例にしたがつてリセツト信号をつくるための
回路図である。第１０図は第９図のタイミング図
である。
た回路図である。第１Ａ図は好ましい実施例の詳
細な回路図である。第１図と第１Ａ図で同じ参照
番号を付してある要素は同じ構造を有するかまた
は同じ機能を果たすものである。第２図は一組の
信号電圧と時間の関係を示すグラフである。第３
図は典型的な実用的微分器である。第１図および
第１Ａ図と同じ参照番号を付しているものは類似
の構造を有するかまたは類似の機能を果すもので
ある。第４図は非理想的な入力信号のグラフであ
る。第５図は可能な理想的な出力信号のグラフで
ある。第６図は三相サーボパターンからリセツト
信号をつくるためにデイジタルパルス列をつくる
回路図である。第７図は３個の信号のグラフであ
り、各対は第６図の回路図に関連している。第８
図は出力信号のグラフである。第９図は好ましい
実施例にしたがつてリセツト信号をつくるための
回路図である。第１０図は第９図のタイミング図
である。
Claims (1)
- 【特許請求の範囲】 １ 電圧が変わる入力信号の不要な一時的な部分
をリセツト信号発生時に除去して、修正された信
号を少なくとも１回の基準電圧源より供給される
基準電圧に関して微分する回路であつて、該回路
は、 第１と第２の入力と、第１と第２の出力とを有
し、第１の入力に入力する前記リセツト信号に応
答して前記第２の入力を前記第１の出力から前記
第２の出力に転換し、それから前記第２の入力を
前記第１の出力に戻すスイツチ手段と、 前記入力信号の電流を受ける入力コンデンサ
と、 正と負の入力と、前記スイツチの第２の入力に
接続された出力とを有し、該正の入力は前記入力
コンデンサを通つた電流を表わす電圧を受けるよ
うに前記入力コンデンサに電気的に接続されてい
る演算増幅器と、 一方の側を基準電圧に接続され、他方の側を前
記演算増幅器の負の入力と前記第１のスイツチ出
力とに電気的に接続されている蓄積用コンデンサ
と、 第１の抵抗器と、 フイードバツク抵抗器と、 前記第２のスイツチ出力を受けるように接続さ
れた反転増幅器と、 第１の抵抗器と反転増幅器とを介して前記第２
のスイツチ出力に接続されると共に、前記第１の
抵抗器を介して前記入力コンデンサと前記第１の
演算増幅器の正の入力とにも電気的に接続されて
いる負の入力を有し、かつ基準電圧に接続された
正の入力を有し、かつ微分された修正信号を出力
すると共にフイードバツク抵抗器を介して前記負
の入力にも接続されている出力を有する第２の演
算増幅器と、 を含むことを特徴とする回路。 ２ 特許請求の範囲第１項記載の装置において、
前記リセツト信号は三相サーボ信号からつくられ
ることを特徴とする回路。 ３ 特許請求の範囲第１項記載の装置において、
前記リセツト信号は不必要な一時的部分を有する
入力信号をつくるのに用いられるのと同じ三相サ
ーボ信号からつくられることを特徴とする回路。 ４ 特許請求の範囲第１項記載の装置において、
前記第２の演算増幅器の負の入力は第１の抵抗器
とフイルタコンデンサとを介して基準電圧源に接
続されていることと、前記フイルタコンデンサは
前記第２の抵抗器と前記第１の抵抗器との間にも
接続されていることと、前記第２の演算増幅器の
負入力は前記第１と第２の抵抗器を介して前記入
力コンデンサと、前記反転増幅器の出力および前
記第１の演算増幅器の正の入力部分にも電気的に
接続されていることと、を特徴とする回路。 ５ 特許請求の範囲第１項記載の装置において、
前記第２の演算増幅器の負の入力は、並列接続さ
れた前記フイードバツク抵抗器と補償コンデンサ
を経由してその出力に電気的に接続されているこ
とを特徴とする回路。 ６ 特許請求の範囲第４項記載の装置において、
第３の抵抗器が前記第２の抵抗器と前記入力コン
デンサとの間に接続されていることと、前記入力
コンデンサは該第３の抵抗器を介して前記反転増
幅器の出力と第１の演算増幅器の正の入力とにも
接続されていることとを特徴とする回路。 ７ 特許請求の範囲第５項記載の装置において、
第３の抵抗器が前記第２の抵抗器と前記入力コン
デンサとの間に接続されていることと、前記入力
コンデンサは該第３の抵抗器を介して前記反転増
幅器の出力と第１の演算増幅器の正の入力とにも
接続されていることとを特徴とする回路。 ８ 特許請求の範囲第４項記載の装置において、
前記リセツト信号は三相サーボ信号からつくられ
ることを特徴とする回路。 ９ 特許請求の範囲第４項記載の装置において、
前記リセツト信号は、不必要な一時的な部分を有
する入力信号をつくるのに使用されるのと同じ三
相サーボ信号からつくられることを特徴とする回
路。 １０ 特許請求の範囲第５項記載の装置におい
て、前記リセツト信号は三相サーボ信号からつく
られることを特徴とする回路。 １１ 特許請求の範囲第５項記載の装置におい
て、前記リセツト信号は、不必要な一時的な部分
を有する入力信号をつくるのに使用されるのと同
じ三相サーボ信号からつくられることを特徴とす
る回路。 １２ 特許請求の範囲第１項記載の装置におい
て、蓄積用抵抗器が、前記蓄積用コンデンサに接
続されている基準電圧源と前記第１の演算増幅器
の負の入力との間にあつて、前記蓄積用コンデン
サと直列に接続されていることを特徴とする回
路。 １３ 特許請求の範囲第１項記載の装置におい
て、蓄積用抵抗器の一方の側は前記第１のスイツ
チ出力と前記第１の演算増幅器の負入力の両方に
接続され、他方の側は前記蓄積用コンデンサに接
続されていることを特徴とする回路。 １４ 特許請求の範囲第４項記載の装置におい
て、蓄積用抵抗器が、前記蓄積用コンデンサに接
続されている基準電圧源と前記第１の演算増幅器
の負の入力との間にあつて、前記蓄積用コンデン
サと直列に接続されていることを特徴とする回
路。 １５ 特許請求の範囲第４項記載の装置におい
て、蓄積用抵抗器の一方の側は前記第１のスイツ
チ出力と前記第１の演算増幅器の負入力の両方に
接続され、他方の側は前記蓄積用コンデンサに接
続されていることを特徴とする回路。 １６ 特許請求の範囲第５項記載の装置におい
て、蓄積用抵抗器が、前記蓄積用コンデンサに接
続されている基準電圧源と前記第１の演算増幅器
の負の入力との間にあつて、前記蓄積用コンデン
サと直列に接続されていることを特徴とする回
路。 １７ 特許請求の範囲第５項記載の装置におい
て、蓄積用抵抗器の一方の側は前記第１のスイツ
チ出力と前記第１の演算増幅器の負入力の両方に
接続され、他方の側は前記蓄積用コンデンサに接
続されていることを特徴とする回路。 １８ 特許請求の範囲第６項記載の装置におい
て、蓄積用抵抗器が、前記蓄積用コンデンサに蓄
積されている基準電圧源と前記第１の演算増幅器
の負の入力との間にあつて、前記蓄積用コンデン
サと直列に接続されていることを特徴とする回
路。 １９ 特許請求の範囲第６項記載の装置におい
て、蓄積用抵抗器の一方の側は前記第１のスイツ
チ出力と前記第１の演算増幅器の負入力の両方に
接続され、他方の側は前記蓄積用コンデンサに接
続されていることを特徴とする回路。 ２０ 特許請求の範囲第７項記載の装置におい
て、蓄積用抵抗器が、前記蓄積用コンデンサに接
続されている基準電圧源と前記第１の演算増幅器
の負の入力との間にあつて、前記蓄積用コンデン
サと直列に接続されていることを特徴とする回
路。 ２１ 特許請求の範囲第７項記載の装置におい
て、蓄積用抵抗器の一方の側は前記第１のスイツ
チ出力と前記第１の演算増幅器の負入力の両方に
接続され、他方の側は前記蓄積用コンデンサに接
続されていることを特徴とする回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US020289 | 1987-02-27 | ||
| US07/020,289 US4760319A (en) | 1987-02-27 | 1987-02-27 | Circuit for removing unwanted slope transitions from an incoming signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63217709A JPS63217709A (ja) | 1988-09-09 |
| JPH0432471B2 true JPH0432471B2 (ja) | 1992-05-29 |
Family
ID=21797777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62264064A Granted JPS63217709A (ja) | 1987-02-27 | 1987-10-21 | 入力信号から不要な遷移部分を除去する回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4760319A (ja) |
| EP (2) | EP0279993B1 (ja) |
| JP (1) | JPS63217709A (ja) |
| AU (1) | AU1004388A (ja) |
| CA (1) | CA1336725C (ja) |
| DE (2) | DE3751438T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03188709A (ja) * | 1989-12-19 | 1991-08-16 | Hitachi Ltd | のこぎり波発生回路 |
| FR2657719B1 (fr) * | 1990-01-30 | 1994-08-26 | Thomson Composants Militaires | Circuit d'echantillonnage de signaux analogiques. |
| DE69411217T2 (de) * | 1993-04-05 | 1999-02-04 | Philips Electronics N.V., Eindhoven | Verzögerungsschaltung zum Verzögern von differentiellen Signalen |
| US9151827B2 (en) * | 2012-12-11 | 2015-10-06 | Infineon Technologies Ag | Compensating slowly varying if DC offsets in receivers |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3708737A (en) * | 1971-05-19 | 1973-01-02 | California Data Corp | Electric motor speed sensing |
| US3863080A (en) * | 1973-10-18 | 1975-01-28 | Rca Corp | Current output frequency and phase comparator |
| US4130786A (en) * | 1976-11-17 | 1978-12-19 | Xerox Corporation | Apparatus for generating linear and continuous positional error and velocity signals for higher order servo systems |
| JPS54119215A (en) * | 1978-03-09 | 1979-09-17 | Toshiba Corp | Magnetic disc apparatus |
| US4316155A (en) * | 1979-09-05 | 1982-02-16 | The Bendix Corporation | Voltage controlled oscillator having ratiometric and temperature compensation |
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