JPH04324974A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
- Publication number
- JPH04324974A JPH04324974A JP3095752A JP9575291A JPH04324974A JP H04324974 A JPH04324974 A JP H04324974A JP 3095752 A JP3095752 A JP 3095752A JP 9575291 A JP9575291 A JP 9575291A JP H04324974 A JPH04324974 A JP H04324974A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- trench
- memory device
- semiconductor memory
- shield electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 20
- 229920005591 polysilicon Polymers 0.000 claims abstract description 20
- 230000015654 memory Effects 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 239000003990 capacitor Substances 0.000 claims abstract description 11
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 230000008878 coupling Effects 0.000 abstract description 14
- 238000010168 coupling process Methods 0.000 abstract description 14
- 238000005859 coupling reaction Methods 0.000 abstract description 14
- 238000000034 method Methods 0.000 abstract description 5
- 238000009792 diffusion process Methods 0.000 abstract 1
- 101000575029 Bacillus subtilis (strain 168) 50S ribosomal protein L11 Proteins 0.000 description 18
- 102100035793 CD83 antigen Human genes 0.000 description 18
- 101000946856 Homo sapiens CD83 antigen Proteins 0.000 description 18
- 101001070329 Geobacillus stearothermophilus 50S ribosomal protein L18 Proteins 0.000 description 11
- 239000010410 layer Substances 0.000 description 10
- 238000005530 etching Methods 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置およびそ
の製造方法、特にビット線をシールドした半導体記憶装
置およびその製造方法に関する。
の製造方法、特にビット線をシールドした半導体記憶装
置およびその製造方法に関する。
【０００２】
【従来の技術】従来のダイナミック・ランダム・アクセ
ス・メモリ（以下ＤＲＡＭという）では、例えば特公昭
６０−３７０４号公報（Ｇ１１Ｃ １１／３４）に示
される様に折り返しビット線構造が多く採用されている
。 この折り返しビット線構造は図１４に示す如く、センス
アンプＳＡ１，ＳＡ２，ＳＡ３から同一方向に平行に近
接してビット線ＢＬ１１，ＢＬ１２，ＢＬ２１，ＢＬ２
２，ＢＬ３１，ＢＬ３２を配列し、ビット線に直交して
ワード線ＤＷ１，ＤＷ２，Ｗ１１，Ｗ１２，Ｗ２１，Ｗ
２２…と配列されている。メモリセル（図中丸印で示す
）は一対のビット線ＢＬ１１，ＢＬ１２とＢＬ２１，Ｂ
Ｌ２２とＢＬ３１，ＢＬ３２とワード線ＤＷ１，ＤＷ２
，Ｗ１１，Ｗ１２，Ｗ２１，Ｗ２２…との交点の一方に
設けられる。なおワード線ＤＷ１，ＤＷ２に接続される
メモリセルはダミーセルと呼ばれ、通常のメモリセルの
容量の半分に形成されている。
ス・メモリ（以下ＤＲＡＭという）では、例えば特公昭
６０−３７０４号公報（Ｇ１１Ｃ １１／３４）に示
される様に折り返しビット線構造が多く採用されている
。 この折り返しビット線構造は図１４に示す如く、センス
アンプＳＡ１，ＳＡ２，ＳＡ３から同一方向に平行に近
接してビット線ＢＬ１１，ＢＬ１２，ＢＬ２１，ＢＬ２
２，ＢＬ３１，ＢＬ３２を配列し、ビット線に直交して
ワード線ＤＷ１，ＤＷ２，Ｗ１１，Ｗ１２，Ｗ２１，Ｗ
２２…と配列されている。メモリセル（図中丸印で示す
）は一対のビット線ＢＬ１１，ＢＬ１２とＢＬ２１，Ｂ
Ｌ２２とＢＬ３１，ＢＬ３２とワード線ＤＷ１，ＤＷ２
，Ｗ１１，Ｗ１２，Ｗ２１，Ｗ２２…との交点の一方に
設けられる。なおワード線ＤＷ１，ＤＷ２に接続される
メモリセルはダミーセルと呼ばれ、通常のメモリセルの
容量の半分に形成されている。
【０００３】斯上した折り返しビット線構造のＤＲＡＭ
では、例えばビット線ＢＬ１１とワード線Ｗ１２の交点
のメモリセルの情報を読み出す場合、ビット線ＢＬ１１
にメモリセルを接続し、ビット線ＢＬ１２にはワード線
ＤＷ１のダミーセルを接続して両者の差動信号をセンス
アンプＳＡ１で読み出している。従ってワード線Ｗ１２
にノイズが乗った場合、一対のビット線ＢＬ１１，ＢＬ
１２の両方にノイズが表われ、互いに相殺されてノイズ
による誤動作を防止する利点を有している。
では、例えばビット線ＢＬ１１とワード線Ｗ１２の交点
のメモリセルの情報を読み出す場合、ビット線ＢＬ１１
にメモリセルを接続し、ビット線ＢＬ１２にはワード線
ＤＷ１のダミーセルを接続して両者の差動信号をセンス
アンプＳＡ１で読み出している。従ってワード線Ｗ１２
にノイズが乗った場合、一対のビット線ＢＬ１１，ＢＬ
１２の両方にノイズが表われ、互いに相殺されてノイズ
による誤動作を防止する利点を有している。
【０００４】
【発明が解決しようとする課題】斯上した折り返しビッ
ト線構造のＤＲＡＭも６４Ｍビット以上の高容量ビット
となると、ビット線ＢＬ１１，ＢＬ１２，ＢＬ２１，Ｂ
Ｌ２２，ＢＬ３１，ＢＬ３２が従来より極めて接近して
配列される様になる。このため隣接するビット線間のカ
ップリング容量が増大し、センス動作を誤動作する原因
となる。
ト線構造のＤＲＡＭも６４Ｍビット以上の高容量ビット
となると、ビット線ＢＬ１１，ＢＬ１２，ＢＬ２１，Ｂ
Ｌ２２，ＢＬ３１，ＢＬ３２が従来より極めて接近して
配列される様になる。このため隣接するビット線間のカ
ップリング容量が増大し、センス動作を誤動作する原因
となる。
【０００５】具体的に説明すると、センスアンプＳＡ１
のビット線ＢＬ１１が“０”、ビット線ＢＬ１２が“１
”に、センスアンプＳＡ２のビット線ＢＬ２１が“１”
、ビット線ＢＬ２２が“０”、センスアンプＳＡ３のビ
ット線ＢＬ３１が“１”、ビット線ＢＬ３２が“０”に
センスされる場合を想定する。センスアンプＳＡ２のセ
ンス動作を見ると、ビット線ＢＬ１２とＢＬ２１間のカ
ップリング容量Ｃ１２は両ビット線ＢＬ１２，ＢＬ２１
が等電位であるために充電されない。一方、ビット線Ｂ
Ｌ２２とＢＬ３１間のカップリング容量Ｃ２３はビット
線ＢＬ２２とＢＬ３１とが異なる電位であるために充電
され、ビット線ＢＬ２２はプリチャージされた２．５Ｖ
から０Ｖに立ち下がるスピードがカップリング容量Ｃ２
３の影響で遅れ、この両ビット線ＢＬ２１，ＢＬ２２の
アンバランスによりセンスアンプＳＡ２のセンス動作を
誤動作する問題点を有している。
のビット線ＢＬ１１が“０”、ビット線ＢＬ１２が“１
”に、センスアンプＳＡ２のビット線ＢＬ２１が“１”
、ビット線ＢＬ２２が“０”、センスアンプＳＡ３のビ
ット線ＢＬ３１が“１”、ビット線ＢＬ３２が“０”に
センスされる場合を想定する。センスアンプＳＡ２のセ
ンス動作を見ると、ビット線ＢＬ１２とＢＬ２１間のカ
ップリング容量Ｃ１２は両ビット線ＢＬ１２，ＢＬ２１
が等電位であるために充電されない。一方、ビット線Ｂ
Ｌ２２とＢＬ３１間のカップリング容量Ｃ２３はビット
線ＢＬ２２とＢＬ３１とが異なる電位であるために充電
され、ビット線ＢＬ２２はプリチャージされた２．５Ｖ
から０Ｖに立ち下がるスピードがカップリング容量Ｃ２
３の影響で遅れ、この両ビット線ＢＬ２１，ＢＬ２２の
アンバランスによりセンスアンプＳＡ２のセンス動作を
誤動作する問題点を有している。
【０００６】
【課題を解決するための手段】本発明は斯る問題点に鑑
みてなされ、各ビット線をシールド構造にし、シールド
電極をビット線と一定電位に保持することにより、従来
の問題点を大幅に改善した半導体記憶装置を実現するも
のである。更に本発明では、各ビット線を半導体基板の
トレンチ内に埋め込み、トレンチ底部にシールド電極を
設けた半導体記憶装置およびその製造方法を実現するも
のである。
みてなされ、各ビット線をシールド構造にし、シールド
電極をビット線と一定電位に保持することにより、従来
の問題点を大幅に改善した半導体記憶装置を実現するも
のである。更に本発明では、各ビット線を半導体基板の
トレンチ内に埋め込み、トレンチ底部にシールド電極を
設けた半導体記憶装置およびその製造方法を実現するも
のである。
【０００７】
【作用】本発明に依れば、ビット線を半導体基板のトレ
ンチ内に埋め込み、トレンチ底面および側面にシールド
電極を設けることにより各ビット線をシールドする効果
を持たせているので、ビット線間のカップリング容量お
よびビット線と基板間の容量を大幅に減少できるメモリ
セル構造を実現している。
ンチ内に埋め込み、トレンチ底面および側面にシールド
電極を設けることにより各ビット線をシールドする効果
を持たせているので、ビット線間のカップリング容量お
よびビット線と基板間の容量を大幅に減少できるメモリ
セル構造を実現している。
【０００８】
【実施例】本発明に依る半導体記憶装置の等価回路図を
図１３を参照して詳述する。本発明のＤＲＡＭは、折り
返しビット線構造を採用している。センスアンプＳＡ１
，ＳＡ２から同一方向に平行に近接してビット線ＢＬ１
１，ＢＬ１２，ＢＬ２１，ＢＬ２２を配列し、このビッ
ト線に直交する様にワード線Ｗ１１，Ｗ１２を配列して
いる。なおダミーのワード線ＤＷ１，ＤＷ２は従来と同
様であるので省略している。メモリセル（図中丸印で示
す）は一対のビット線ＢＬ１１，ＢＬ１２とＢＬ２１，
ＢＬ２２とワード線Ｗ１１，Ｗ１２との交点の一方に設
けられ、周知の１トランジスタ１キャパシタ構造を有し
ている。
図１３を参照して詳述する。本発明のＤＲＡＭは、折り
返しビット線構造を採用している。センスアンプＳＡ１
，ＳＡ２から同一方向に平行に近接してビット線ＢＬ１
１，ＢＬ１２，ＢＬ２１，ＢＬ２２を配列し、このビッ
ト線に直交する様にワード線Ｗ１１，Ｗ１２を配列して
いる。なおダミーのワード線ＤＷ１，ＤＷ２は従来と同
様であるので省略している。メモリセル（図中丸印で示
す）は一対のビット線ＢＬ１１，ＢＬ１２とＢＬ２１，
ＢＬ２２とワード線Ｗ１１，Ｗ１２との交点の一方に設
けられ、周知の１トランジスタ１キャパシタ構造を有し
ている。
【０００９】本発明の特徴はビット線ＢＬ１１，，ＢＬ
１２，ＢＬ２１，ＢＬ２２等をシールド電極（１）で囲
み、ビット線ＢＬ１１，ＢＬ１２，ＢＬ２１，ＢＬ２２
のうち“１”にセンスされるビット線のシールド電極（
１）をソースフォロワ回路（２）でビット線と一定電位
差に保持することにある。斯上したビット線およびシー
ルド電極（１）にはソースフォロワ回路（２）が夫々接
続されている。即ち、ビット線はソースフォロワ回路（
２）のＭＯＳトランジスタのゲートに接続され、シール
ド電極（１）はＭＯＳトランジスタのソースに接続され
る。ＭＯＳトランジスタのソースとアース間にはソース
抵抗が接続されている。
１２，ＢＬ２１，ＢＬ２２等をシールド電極（１）で囲
み、ビット線ＢＬ１１，ＢＬ１２，ＢＬ２１，ＢＬ２２
のうち“１”にセンスされるビット線のシールド電極（
１）をソースフォロワ回路（２）でビット線と一定電位
差に保持することにある。斯上したビット線およびシー
ルド電極（１）にはソースフォロワ回路（２）が夫々接
続されている。即ち、ビット線はソースフォロワ回路（
２）のＭＯＳトランジスタのゲートに接続され、シール
ド電極（１）はＭＯＳトランジスタのソースに接続され
る。ＭＯＳトランジスタのソースとアース間にはソース
抵抗が接続されている。
【００１０】斯る回路構成に依れば、従来のビット線間
のカップリング容量は、ビット線とシールド電極（１）
間のカップリンク容量ＣＳとシールド電極（１）間のカ
ップリング容量ＣＢの直列回路に置換される。今、ビッ
ト線ＢＬ１１が“１”にセンスされる場合を想定すると
、ビット線ＢＬ１１の立ち上がりに伴いソースフォロワ
回路（２）のＭＯＳトランジスタがＯＮする。これによ
りビット線ＢＬ１１を囲むシールド電極（１）はソース
フォロワ回路（２）を介して５Ｖ−Ｖｔｈ（ＭＯＳトラ
ンジスタのスレッシュホールド電位）にビット線ＢＬ１
１に連動して上昇し、ビット線ＢＬ１１とシールド電極
（１）間はＶｔｈの電位差に保持される。このためカッ
プリング容量ＣＳにはほとんど充電されず、シールド電
極（１）間のカップリング容量ＣＢにはソースフォロワ
回路（２）を介して充電されるので、ビット線ＢＬ１１
，ＢＬ１２にカップリング容量による充電に伴うアンバ
ランスは生じることがなく、センス動作も非常に安定に
行なえる。
のカップリング容量は、ビット線とシールド電極（１）
間のカップリンク容量ＣＳとシールド電極（１）間のカ
ップリング容量ＣＢの直列回路に置換される。今、ビッ
ト線ＢＬ１１が“１”にセンスされる場合を想定すると
、ビット線ＢＬ１１の立ち上がりに伴いソースフォロワ
回路（２）のＭＯＳトランジスタがＯＮする。これによ
りビット線ＢＬ１１を囲むシールド電極（１）はソース
フォロワ回路（２）を介して５Ｖ−Ｖｔｈ（ＭＯＳトラ
ンジスタのスレッシュホールド電位）にビット線ＢＬ１
１に連動して上昇し、ビット線ＢＬ１１とシールド電極
（１）間はＶｔｈの電位差に保持される。このためカッ
プリング容量ＣＳにはほとんど充電されず、シールド電
極（１）間のカップリング容量ＣＢにはソースフォロワ
回路（２）を介して充電されるので、ビット線ＢＬ１１
，ＢＬ１２にカップリング容量による充電に伴うアンバ
ランスは生じることがなく、センス動作も非常に安定に
行なえる。
【００１１】図１乃至図３を参照して本発明の半導体記
憶装置のメモリセル構造を説明する。図２は図１のＡ−
Ａ線断面図であり、図３は図１のＢ−Ｂ線断面図である
。本発明に依るメモリセルは、転送ＭＯＳトランジスタ
（１１）と積み上げ型の容量（１２）で構成されている
。転送ＭＯＳトランジスタ（１１）は図１および図２か
ら明白な様に、Ｐ型の半導体基板（１０）表面に離間し
て設けたＮ＋型のソース領域（１３）およびドレイン領
域（１４）と、両領域（１３）（１４）間の基板（１０
）表面にゲート酸化膜（１５）を介して設けたポリシリ
コンより成るゲート電極（１６）とで形成されている。 このゲート電極（１６）は上下方向に延在されてワード
線Ｗ１１，Ｗ１２を構成する。容量（１２）は図２より
明らかなように、転送ＭＯＳトランジスタ（１１）のソ
ース領域（１３）と接触し、転送ＭＯＳトランジスタ（
１１）上の層間絶縁膜（１７）上にポリシリコンより成
る方形状の下部電極（１８）を設け、下部電極（１８）
表面に容量酸化膜（１９）を形成した後に全面にポリシ
リコンより成る上部電極（２０）を設けて形成する。更
にトレンチ（２１）を転送ＭＯＳトランジスタ（１１）
に隣接して並設し、トレンチ（２１）内には図３に示す
如く、底面および側面に酸化膜（２２）を形成し、底面
および側面に沿ってポリシリコンより成るシールド電極
（２３）を設け、シールド電極（２３）上に酸化膜（２
５）を介してポリシリコンより成るビット線（２４）を
トレンチ（２１）内に埋め込んでいる。なお、このビッ
ト線（２４）は転送ＭＯＳトランジスタ（１１）のドレ
イン領域（１４）と図１の×印の所で接続されている。
憶装置のメモリセル構造を説明する。図２は図１のＡ−
Ａ線断面図であり、図３は図１のＢ−Ｂ線断面図である
。本発明に依るメモリセルは、転送ＭＯＳトランジスタ
（１１）と積み上げ型の容量（１２）で構成されている
。転送ＭＯＳトランジスタ（１１）は図１および図２か
ら明白な様に、Ｐ型の半導体基板（１０）表面に離間し
て設けたＮ＋型のソース領域（１３）およびドレイン領
域（１４）と、両領域（１３）（１４）間の基板（１０
）表面にゲート酸化膜（１５）を介して設けたポリシリ
コンより成るゲート電極（１６）とで形成されている。 このゲート電極（１６）は上下方向に延在されてワード
線Ｗ１１，Ｗ１２を構成する。容量（１２）は図２より
明らかなように、転送ＭＯＳトランジスタ（１１）のソ
ース領域（１３）と接触し、転送ＭＯＳトランジスタ（
１１）上の層間絶縁膜（１７）上にポリシリコンより成
る方形状の下部電極（１８）を設け、下部電極（１８）
表面に容量酸化膜（１９）を形成した後に全面にポリシ
リコンより成る上部電極（２０）を設けて形成する。更
にトレンチ（２１）を転送ＭＯＳトランジスタ（１１）
に隣接して並設し、トレンチ（２１）内には図３に示す
如く、底面および側面に酸化膜（２２）を形成し、底面
および側面に沿ってポリシリコンより成るシールド電極
（２３）を設け、シールド電極（２３）上に酸化膜（２
５）を介してポリシリコンより成るビット線（２４）を
トレンチ（２１）内に埋め込んでいる。なお、このビッ
ト線（２４）は転送ＭＯＳトランジスタ（１１）のドレ
イン領域（１４）と図１の×印の所で接続されている。
【００１２】次に図４乃至図１２を参照して本発明の製
造方法について説明する。図４において、半導体基板（
３０）表面を熱酸化して５００Åの酸化膜（３１）を形
成した後、全面に２５００Åの第１のＳｉＮ膜（３２）
をＬＰＣＶＤ法で付着する。続いて予定のトレンチ形成
領域を露出して全面をレジスト膜（３３）で被覆し、第
１のＳｉＮ膜（３２）をマスクとして異方性エッチング
をして第１のトレンチ（３４）を形成する。
造方法について説明する。図４において、半導体基板（
３０）表面を熱酸化して５００Åの酸化膜（３１）を形
成した後、全面に２５００Åの第１のＳｉＮ膜（３２）
をＬＰＣＶＤ法で付着する。続いて予定のトレンチ形成
領域を露出して全面をレジスト膜（３３）で被覆し、第
１のＳｉＮ膜（３２）をマスクとして異方性エッチング
をして第１のトレンチ（３４）を形成する。
【００１３】次に図５において、第１のトレンチ（３４
）表面を熱酸化して２００Åの酸化膜（３５）を形成し
、全面に第２のＳｉＮ膜（３６）を５００Åの厚みにＬ
ＰＣＶＤ法で付着する。続いて第２のＳｉＮ膜（３６）
を完全異方性エッチングして第１のトレンチ（３４）の
側面にサイドウォール状に第２のＳｉＮ膜（３６）を残
存させる。その後第１および第２のＳｉＮ膜（３２）（
３６）をマスクとして異方性エッチングを行い、第１の
トレンチ（３４）の底面にそれより断面積の小さい第２
のトレンチ（３７）を形成する。
）表面を熱酸化して２００Åの酸化膜（３５）を形成し
、全面に第２のＳｉＮ膜（３６）を５００Åの厚みにＬ
ＰＣＶＤ法で付着する。続いて第２のＳｉＮ膜（３６）
を完全異方性エッチングして第１のトレンチ（３４）の
側面にサイドウォール状に第２のＳｉＮ膜（３６）を残
存させる。その後第１および第２のＳｉＮ膜（３２）（
３６）をマスクとして異方性エッチングを行い、第１の
トレンチ（３４）の底面にそれより断面積の小さい第２
のトレンチ（３７）を形成する。
【００１４】次に図６において、第２のトレンチ（３７
）の側面および底面に熱酸化により２０００Å程度の酸
化膜（３８）を形成し、全面に第１のポリシリコン層（
３９）を２０００Åの厚みにＬＰＣＶＤ法で付着した後
、Ｎ型にドーピングする。更に、第２のトレンチ（３７
）の底面および側面の第１のポリシリコン層（３９）上
のみに残存する様にエッチングし、第１のポリシリコン
層（３９）を第２のトレンチ（３７）の側面および底面
に残す様にエッチングしてシールド電極（４０）を形成
する。
）の側面および底面に熱酸化により２０００Å程度の酸
化膜（３８）を形成し、全面に第１のポリシリコン層（
３９）を２０００Åの厚みにＬＰＣＶＤ法で付着した後
、Ｎ型にドーピングする。更に、第２のトレンチ（３７
）の底面および側面の第１のポリシリコン層（３９）上
のみに残存する様にエッチングし、第１のポリシリコン
層（３９）を第２のトレンチ（３７）の側面および底面
に残す様にエッチングしてシールド電極（４０）を形成
する。
【００１５】次に図７において、シールド電極（４０）
表面を熱酸化して１０００Åの酸化膜（４１）でシール
ド電極（４０）表面を被覆する。次に図８において、全
面にレジスト膜（４２）を塗布し、第１のトレンチ（３
４）のサイドウォール状の第２のＳｉＮ膜（３６）を一
部を露出する。この露出された部分で図１に示すビット
線と転送ＭＯＳトランジスタのドレイン領域とのコンタ
クトを行う。即ち、レジスト膜（４２）をマスクとして
等方性エッチングにより第２のＳｉＮ膜（３６）と酸化
膜（３５）とを除去し、第１のトレンチ（３４）の側面
の一部を露出する。
表面を熱酸化して１０００Åの酸化膜（４１）でシール
ド電極（４０）表面を被覆する。次に図８において、全
面にレジスト膜（４２）を塗布し、第１のトレンチ（３
４）のサイドウォール状の第２のＳｉＮ膜（３６）を一
部を露出する。この露出された部分で図１に示すビット
線と転送ＭＯＳトランジスタのドレイン領域とのコンタ
クトを行う。即ち、レジスト膜（４２）をマスクとして
等方性エッチングにより第２のＳｉＮ膜（３６）と酸化
膜（３５）とを除去し、第１のトレンチ（３４）の側面
の一部を露出する。
【００１６】次に図９において、全面に第２のポリシリ
コン層（４３）を５００Åの厚みにＬＰＣＶＤ法で付着
する。続いて７５Ａｓ＋イオンを斜め回転イオン注入し
て第２のポリシリコン層（４３）をドープしアニールし
て、第１のトレンチ（３４）の側面にＮ＋型のコンタク
ト領域（４４）を形成する。次に図１０において、第２
のポリシリコン層（４３）上に第３のポリシリコン層（
４５）を５０００Åの厚みにＬＰＣＶＤ法で付着し、Ｎ
型にドーピングをする。第３のポリシリコン層（４５）
は第１および第２のトレンチ（３４）（３７）内に充填
され、埋め込みビット線（４６）が形成される。なお不
要の第２および第３のポリシリコン層（４３）（４５）
はエッチング除去される。
コン層（４３）を５００Åの厚みにＬＰＣＶＤ法で付着
する。続いて７５Ａｓ＋イオンを斜め回転イオン注入し
て第２のポリシリコン層（４３）をドープしアニールし
て、第１のトレンチ（３４）の側面にＮ＋型のコンタク
ト領域（４４）を形成する。次に図１０において、第２
のポリシリコン層（４３）上に第３のポリシリコン層（
４５）を５０００Åの厚みにＬＰＣＶＤ法で付着し、Ｎ
型にドーピングをする。第３のポリシリコン層（４５）
は第１および第２のトレンチ（３４）（３７）内に充填
され、埋め込みビット線（４６）が形成される。なお不
要の第２および第３のポリシリコン層（４３）（４５）
はエッチング除去される。
【００１７】次に図１１において、第１のＳｉＮ膜（３
２）をマスクとして選択酸化を行い、第１のトレンチ（
３４）内の第３のポリシリコン層（４５）表面に２００
０Åの酸化膜（４７）を形成する。最後に図１２におい
て、第１のＳｉＮ膜（３２）および酸化膜（３１）をエ
ッチング除去し、基板（３０）表面にゲート酸化膜（４
８）を形成し、ゲート電極の形成、ソースドレイン領域
のイオン注入、層間絶縁膜（４９）の付着、積み上げ容
量の形成を行う。従って本工程でコンタクト領域（４４
）とドレイン領域（５０）とが連結されてメモリセルと
ビット線（４６）の接続が完成する。
２）をマスクとして選択酸化を行い、第１のトレンチ（
３４）内の第３のポリシリコン層（４５）表面に２００
０Åの酸化膜（４７）を形成する。最後に図１２におい
て、第１のＳｉＮ膜（３２）および酸化膜（３１）をエ
ッチング除去し、基板（３０）表面にゲート酸化膜（４
８）を形成し、ゲート電極の形成、ソースドレイン領域
のイオン注入、層間絶縁膜（４９）の付着、積み上げ容
量の形成を行う。従って本工程でコンタクト領域（４４
）とドレイン領域（５０）とが連結されてメモリセルと
ビット線（４６）の接続が完成する。
【００１８】
【発明の効果】本発明に依れば、ビット線ＢＬ１１，Ｂ
Ｌ１２，ＢＬ２１，ＢＬ２２は夫々シールド電極（１）
で囲み、“１”にセンスされるビット線のシールド電極
（１）をソースフォロワ回路（２）を介して略等電位で
上昇させることにより、ビット線ＢＬ１１，ＢＬ１２，
ＢＬ２１，ＢＬ２２に接続されるカップリング容量の充
電に伴うセンス動作の誤動作は完全に無くする利点を有
する。
Ｌ１２，ＢＬ２１，ＢＬ２２は夫々シールド電極（１）
で囲み、“１”にセンスされるビット線のシールド電極
（１）をソースフォロワ回路（２）を介して略等電位で
上昇させることにより、ビット線ＢＬ１１，ＢＬ１２，
ＢＬ２１，ＢＬ２２に接続されるカップリング容量の充
電に伴うセンス動作の誤動作は完全に無くする利点を有
する。
【００１９】更にビット線容量も大幅に減少するので、
メモリセルの容量も小さくでき、高集積化に寄与できる
利点を有する。更に本発明に依れば、ビット線（４６）
を第１および第２のトレンチ（３４）（３７）内に埋め
込んでいるので、メモリセルに隣接してビット線（４６
）を配置でき、素子分離領域を必要とせず小型の半導体
記憶装置を実現できる。そして第２のトレンチ（３７）
の側面および底面にシールド電極（４０）を埋め込むこ
とにより、隣接するビット線間のカップリング容量およ
びビット線と基板（３０）間の容量も低減できる利点を
有する。
メモリセルの容量も小さくでき、高集積化に寄与できる
利点を有する。更に本発明に依れば、ビット線（４６）
を第１および第２のトレンチ（３４）（３７）内に埋め
込んでいるので、メモリセルに隣接してビット線（４６
）を配置でき、素子分離領域を必要とせず小型の半導体
記憶装置を実現できる。そして第２のトレンチ（３７）
の側面および底面にシールド電極（４０）を埋め込むこ
とにより、隣接するビット線間のカップリング容量およ
びビット線と基板（３０）間の容量も低減できる利点を
有する。
【００２０】また更に本発明の製造方法に依れば、第１
および第２のＳｉＮ膜（３２）（３６）を用いて、極め
て簡単に第１および第２のトレンチ（３４）（３７）内
にシールド電極（４０）およびビット線（４６）の埋め
込みを実現できる利点を有する。
および第２のＳｉＮ膜（３２）（３６）を用いて、極め
て簡単に第１および第２のトレンチ（３４）（３７）内
にシールド電極（４０）およびビット線（４６）の埋め
込みを実現できる利点を有する。
【図１】本発明に依る半導体記憶装置を説明する上面図
である。
である。
【図２】図１のＡ−Ａ線断面図である。
【図３】図１のＢ−Ｂ線断面図である。
【図４】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図５】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図６】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図７】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図８】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図９】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図１０】本発明に依る半導体記憶装置の製造方法を説
明する断面図である。
明する断面図である。
【図１１】本発明に依る半導体記憶装置の製造方法を説
明する断面図である。
明する断面図である。
【図１２】本発明に依る半導体記憶装置の製造方法を説
明する断面図である。
明する断面図である。
【図１３】本発明の半導体記憶装置を説明する回路図で
ある。
ある。
【図１４】従来の半導体記憶装置を説明する回路図であ
る。
る。
ＳＡ１，ＳＡ２ センスアンプ
ＢＬ１１，ＢＬ１２，ＢＬ２１，ＢＬ２２ビット線Ｗ１
１，Ｗ１２ ワード線
１，Ｗ１２ ワード線
Claims (2)
- 【請求項１】 半導体基板のトレンチ内に埋め込まれ
たポリシリコン層より成るビット線と、前記トレンチの
底部に形成され前記ビット線を囲むポリシリコン層より
成るシールド電極と、前記ビット線と接続されたメモリ
セルの転送ＭＯＳトランジスタと、前記転送ＭＯＳトラ
ンジスタのドレイン領域と接続された積み上げ容量とを
具備することを特徴とする半導体記憶装置。 - 【請求項２】 半導体基板に第１のトレンチを形成す
る工程、前記第１のトレンチの側壁に耐酸化マスク層を
形成する工程、前記第１のトレンチの底面に第２のトレ
ンチを形成する工程、前記第２のトレンチの底面および
側壁にポリシリコンより成るシールド電極を形成する工
程、前記シールド電極表面を酸化した後に前記第１のト
レンチ側壁の耐酸化マスク層を部分的に除去する工程、
前記第１および第２のトレンチ内にポリシリコン層を充
填して埋め込みビット線を形成する工程、前記埋め込み
ビット線に接続されその近傍にメモリセルの転送ＭＯＳ
トランジスタおよび積み上げ容量を形成する工程とを具
備することを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3095752A JPH04324974A (ja) | 1991-04-25 | 1991-04-25 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3095752A JPH04324974A (ja) | 1991-04-25 | 1991-04-25 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04324974A true JPH04324974A (ja) | 1992-11-13 |
Family
ID=14146237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3095752A Pending JPH04324974A (ja) | 1991-04-25 | 1991-04-25 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04324974A (ja) |
-
1991
- 1991-04-25 JP JP3095752A patent/JPH04324974A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2500102B2 (ja) | メモリ素子及びその形成方法 | |
| JP5147725B2 (ja) | セル内に並列接続された複数のトレンチ・キャパシタを有する複数ポート・メモリ（メモリを含む集積回路およびメモリ・セルを製造する方法） | |
| KR0132577B1 (ko) | 집적회로트랜치셀 | |
| US6906372B2 (en) | Semiconductor device with vertical transistor formed in a silicon-on-insulator substrate | |
| JP2929430B2 (ja) | キャパシタがないｄｒａｍおよびその製造方法 | |
| JP2906807B2 (ja) | 半導体メモリセルとその製造方法 | |
| IE55192B1 (en) | Semiconductor memory device having stacked capacitor-type memory cells | |
| JPH029165A (ja) | 半導体メモリ | |
| US5771189A (en) | DRAM cell and method of reading data from DRAM cell | |
| US4918500A (en) | Semiconductor device having trench capacitor and manufacturing method therefor | |
| JP2621181B2 (ja) | Ｍｉｓ型半導体記憶装置 | |
| JPS6155258B2 (ja) | ||
| JPH02312270A (ja) | Ｄｒａｍセル及びその製造方法 | |
| JP2676168B2 (ja) | 半導体装置 | |
| US5200353A (en) | Method of manufacturing a semiconductor device having trench capacitor | |
| JPH0744226B2 (ja) | 半導体装置及びその製造方法 | |
| JPH04324974A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0982904A (ja) | ダイナミック型メモリ及びその製造方法 | |
| JP2702702B2 (ja) | 半導体記憶装置 | |
| JPH0795566B2 (ja) | 半導体メモリ装置 | |
| JPH0438144B2 (ja) | ||
| JPH0529571A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH056974A (ja) | 半導体記憶装置のメモリセル構造およびその製造方法 | |
| JP2501647B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPH04324676A (ja) | 半導体記憶装置 |