JPH04325996A - 半導体連想記憶装置 - Google Patents

半導体連想記憶装置

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JPH04325996A
JPH04325996A JP3097587A JP9758791A JPH04325996A JP H04325996 A JPH04325996 A JP H04325996A JP 3097587 A JP3097587 A JP 3097587A JP 9758791 A JP9758791 A JP 9758791A JP H04325996 A JPH04325996 A JP H04325996A
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content addressable
addressable memory
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Masanori Uchida
内田　正典
Toshinari Takayanagi
俊成 高柳
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】本発明は半導体連想記憶装置に関
し、特に連想記憶として使用され、効率良くエントリ更
新ができ、容易に比較動作テストが可能な半導体連想記
憶装置に関する。
【０００３】
【従来の技術】従来、半導体連想記憶装置では、連想メ
モリのヒットエントリナンバーを検出する技術は用いら
れておらず、図５に示すような連想メモリのヒット／ミ
スを検出する回路、若しくは１エントリ以上のヒットつ
まりエントリの多重選択の検出を行なう回路が用いられ
ていた。
【０００４】例えば、図５に示す構成の半導体連想記憶
装置では、ＣＡＭセルアレイ１を構成するＣＡＭセルは
、データを記憶するフリップフロップと、ＥＸＯＲ（Ｅ
ｘｃｌｕｓｉｖｅ−ＯＲ；排他的論理和）回路から成り
、１つのエントリのＣＡＭセルのＥＸＯＲ回路は、アレ
イを横断するマッチ線ＣＭＬｉ　にそれぞれ連ねられて
いる。このマッチ線ＣＭＬｉ　は、プリチャージ期間Ｔ
Ｐ　中にサーチ動作が行なわれて、各エントリのデータ
が、外部から入力されたデータと並列に比べられ、その
照合結果が一致（ヒット）したエントリのマッチ線は”
Ｈ”のまま残り、そうでなかった（ミス）エントリのマ
ッチ線は、ＣＡＭセル中のＥＸＯＲ回路によって”Ｌ”
にディスチャージされる。そして、ＲＡＭセルアレイ３
中のヒットしたエントリに対応するワード線ＲＷＬｉ　
が開き、データが読み出される。
【０００５】これら従来の方式では、連想メモリのエン
トリの更新を実行する際に、ランダムに更新するエント
リが選択されるため、最も最近ヒットしたエントリが更
新されてしまう恐れがあり、効率が良くない。また、テ
スト時においても、全エントリの比較動作を確認するこ
とが困難である。
【０００６】
【発明が解決しようとする課題】以上のように、従来の
半導体連想記憶装置では、連想メモリのエントリの更新
を実行する際に、ランダムに更新するエントリが選択さ
れるために効率が悪い、またテスト時においても全エン
トリの比較動作を確認することが難かしいという欠点が
あった。
【０００７】本発明は、上記問題点を解決するもので、
その目的は、連想メモリのエントリの更新を効率良く実
行し、更には連想メモリの比較動作のテストを容易に行
なうことのできる半導体連想記憶装置を提供することで
ある。
【０００８】
【課題を解決するための手段】前記課題を解決するため
に、本発明の第１の特徴は、図１に示す如く、内部の保
持データと外部からの入力データを照合してヒット／ミ
スを検出する機能を備えるＣＡＭセルから構成されてＮ
個のエントリを持つＣＡＭセルアレイ１と、該ＣＡＭセ
ルアレイ１の照合結果によりアクセスされるＲＡＭセル
アレイ３とを備える半導体連想記憶装置において、各エ
ントリのエントリ番号を特定しＲＡＭへのアクセスが行
なわれたエントリのエントリ番号を出力するエンコーダ
回路７を具備することである。
【０００９】本発明の第２の特徴は、請求項１に記載の
半導体連想記憶装置において、前記エンコーダ回路７が
ＲＯＭで構成されることである。
【００１０】本発明の第３の特徴は、請求項１に記載の
半導体連想記憶装置において、前記エンコーダ回路７が
ＳＲＡＭ若しくはＤＲＡＭで構成されることである。
【００１１】本発明の第４の特徴は、請求項２に記載の
半導体連想記憶装置において、前記エンコーダ回路７が
、エントリ数Ｎを表現可能なビット数の第１及び第２の
ビット線ＢＬ及びＢＬＢによるビット線対と、前記ＣＡ
Ｍセルアレイの照合結果であるワード線ＥＷＬｍ　と、
ゲートが前記ワード線ＥＷＬｍ　に接続されたＮＭＯＳ
トランジスタとから成る記憶セルをアレイ状に配置して
構成され、情報”０”を保持するビットは前記第１のビ
ット線ＢＬと電源ＶＳＳ間に前記ＮＭＯＳトランジスタ
を接続し、情報”１”を保持するビットは前記第２のビ
ット線ＢＬＢと電源ＶＳＳ間に前記ＮＭＯＳトランジス
タを接続して構成されることである。
【００１２】本発明の第５の特徴は、請求項２に記載の
半導体連想記憶装置において、前記エンコーダ回路７が
、エントリ数Ｎを表現可能なビット数のビット線ＥＢＬ
ｌ　と、前記ＣＡＭセルアレイの照合結果であるワード
線ＥＷＬｍ　と、ゲートが前記ワード線ＥＷＬｍ　に接
続され前記ビット線ＥＢＬｌ　と電源ＶＳＳ間に接続さ
れたＮＭＯＳトランジスタとから成る記憶セルをアレイ
状に配置して構成され、前記記憶セルが情報”０”を保
持するビットに対してのみ構成されることである。
【００１３】本発明の第６の特徴は、請求項１、２、３
、４、または５に記載の半導体連想記憶装置において、
前記エンコーダ回路７がｌｏｇ２　Ｎ以上で最小の整数
のビット数で構成されることである。
【００１４】
【作用】本発明の半導体連想記憶装置では、ＣＡＭセル
アレイ１とその比較結果によってアクセスされ、データ
の読み出しを行うＲＡＭセルアレイ３によって構成され
る半導体連想記憶装置において、各エントリのエントリ
番号を特定することのできるエンコーダ回路７を備え、
ＲＡＭセルアレイ３へのアクセスが行なわれたエントリ
のエントリ番号を出力する。従って、エンコーダ回路７
の出力をレジスタ等で記憶しておき、エントリの更新時
に参照することによって、最も最近ヒットしたエントリ
が更新されることを防止でき、また、半導体連想記憶装
置の比較動作のテストも容易に行うことができる。
【００１５】
【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。
【００１６】図１に本発明の第１の実施例に係る半導体
連想記憶装置の構成図を示す。
【００１７】本実施例の半導体連想記憶装置は、比較動
作を実行するＣＡＭセルアレイ１と、その結果に対応し
てアクセスされるＲＡＭセルアレイ３と、前記の２つの
ブロック間に配置されるロジック回路５と、そしてアク
セスされたＲＡＭセルアレイ３のエントリ番号を出力す
るエンコーダ回路７で構成される。このエンコーダ回路
７は図１のように、半導体連想記憶装置の端、若しくは
本実施例の変形として、図２のようにＣＡＭセルアレイ
１とＲＡＭセルアレイ３の間に配置される。次に、この
半導体連想記憶装置の動作を説明する。先ずＣＡＭセル
アレイ１に比較データが入力され、比較動作が実行され
る。その結果ヒットしたエントリが存在する場合それに
対応するＲＡＭセルアレイ３のエントリデータが読み出
される。更にそのヒットしたエントリの番号がエンコー
ダ回路７より出力される。このエントリ番号は、リプレ
ース時もしくはテスト時に参照される。
【００１８】また、図３は本実施例の変形例で、比較動
作の結果ヒットしたエントリのエントリ番号は知りたい
が、ＲＡＭセルアレイへのアクセスは必要ない時がある
等の場合に対応した回路構成である。
【００１９】図４は本実施例の半導体連想記憶装置の具
体的な回路図であり、その構成は図１に対応している。 ＣＡＭセルアレイ１、ロジック回路５、ＲＡＭセルアレ
イ３、及びＲＯＭから成るエンコーダ回路７で構成され
ている。今、エントリ数を１６とするとエンコーダ回路
７のＲＯＭは４ビットあればよいことになる。
【００２０】このＲＯＭから成るエンコーダ回路７の動
作を説明する。先ず、全てのビット線ＥＢＬｌ　を”Ｈ
”にプリチャージしておく。比較動作の結果、ヒットし
たエントリのＲＡＭセルアレイ３のワード線ＲＷＬｉ　
とそれにつながるエンコーダ回路７のＲＯＭのワード線
ＥＷＬｍ　は”Ｌ”から”Ｈ”にドライブされる。そし
て、セルにＮＭＯＳトランジスタが配置されているビッ
トのビット線ＥＢＬｌ　は　”０”　を、セルに何も配
置されていないビットのビット線ＥＢＬｌ　は　”１”
を出力する。例えば、図４で今ヒットしているエントリ
がエントリ０であれば００００を、また、今ヒットして
いるエントリがエントリ１であれば０００１がエンコー
ダ回路７から出力されることになる。
【００２１】このように本実施例では、ＲＡＭセルアレ
イ３へのアクセスが行なわれたエントリのエントリ番号
を出力するエンコーダ回路７を付加した構成になってお
り、その出力結果をレジスタ等で記憶しておき、エント
リの更新時に参照することによって、最も最近ヒットし
たエントリが更新されることを防止でき、更に半導体連
想記憶装置の比較動作のテストを容易に行うこともでき
る。
【００２２】
【発明の効果】以上のように本発明によれば、半導体連
想記憶装置の各エントリのエントリ番号を特定すること
のできるエンコーダ回路を備えることとしたので、エン
トリの更新を効率良く実行でき、しかも比較動作のテス
トも容易に行ない得る半導体連想記憶装置を提供するこ
とができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る半導体連想記憶装
置の構成図である。
【図２】本発明の第１の実施例に係る半導体連想記憶装
置の変形例の構成図である。
【図３】本発明の第１の実施例に係る半導体連想記憶装
置の変形例の構成図である。
【図４】本実施例の半導体連想記憶装置の具体的な回路
図である。
【図５】従来の半導体連想記憶装置の構成図である。
【符号の説明】
１　　ＣＡＭセルアレイ ３　　ＲＡＭセルアレイ ５，９　　ロジック回路 ７　　エンコーダ回路 ＣＢＬｊ　　　ＣＡＭのビット線 ＣＭＬｉ　　　ＣＡＭのマッチ線 ＣＷＬｉ　　　ＣＡＭのワード線 ＲＢＬｋ　　　ＲＡＭのビット線 ＲＷＬｉ　　　ＲＡＭのワード線

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】　　内部の保持データと外部からの入力デ
    ータを照合してヒット／ミスを検出する機能を備えるＣ
    ＡＭセルから構成されてＮ個のエントリを持つＣＡＭセ
    ルアレイと、該ＣＡＭセルアレイの照合結果によりアク
    セスされるＲＡＭセルアレイとを備える半導体連想記憶
    装置において、各エントリのエントリ番号を特定しＲＡ
    Ｍへのアクセスが行なわれたエントリのエントリ番号を
    出力するエンコーダ回路を有することを特徴とする半導
    体連想記憶装置。
  2. 【請求項２】　　前記エンコーダ回路は、ＲＯＭで構成
    されることを特徴とする請求項１に記載の半導体連想記
    憶装置。
  3. 【請求項３】　　前記エンコーダ回路は、ＳＲＡＭ若し
    くはＤＲＡＭで構成されることを特徴とする請求項１に
    記載の半導体連想記憶装置。
  4. 【請求項４】　　前記エンコーダ回路は、エントリ数Ｎ
    を表現可能なビット数の第１及び第２のビット線による
    ビット線対と、前記ＣＡＭセルアレイの照合結果である
    ワード線と、ゲートが前記ワード線に接続されたＮＭＯ
    Ｓトランジスタとから成る記憶セルをアレイ状に配置し
    て構成され、情報”０”を保持するビットは前記第１の
    ビット線と電源間に前記ＮＭＯＳトランジスタを接続し
    、情報”１”を保持するビットは前記第２のビット線と
    電源間に前記ＮＭＯＳトランジスタを接続して構成され
    ることを特徴とする請求項２に記載の半導体連想記憶装
    置。
  5. 【請求項５】　　前記エンコーダ回路は、エントリ数Ｎ
    を表現可能なビット数のビット線と、前記ＣＡＭセルア
    レイの照合結果であるワード線と、ゲートが前記ワード
    線に接続され前記ビット線と電源間に接続されたＮＭＯ
    Ｓトランジスタとから成る記憶セルをアレイ状に配置し
    て構成され、前記記憶セルが情報”０”を保持するビッ
    トに対してのみ構成されることを特徴とする請求項２に
    記載の半導体連想記憶装置。
  6. 【請求項６】　　前記エンコーダ回路は、ｌｏｇ２　Ｎ
    以上で最小の整数のビット数で構成されることを特徴と
    する請求項１、２、３、４、または５に記載の半導体連
    想記憶装置。
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