JPH04326140A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［発明の目的］

【０００１】

【産業上の利用分野】本願発明は、例えばパーソナルコ
ンピュータに用いられるメモリ制御装置に関する。

【０００２】

【従来の技術】近年、記憶手段として使われている半導
体メモリ素子には、スタティックＲＡＭ（以下、ＳＲＡ
Ｍとする）、ダイナミックＲＡＭ（以下、ＤＲＡＭとす
る）、疑似スタティックＲＡＭ（以下、ＰＳＲＡＭとす
る）、読み出し専用メモリ（ＲＯＭ）など、それぞれメ
モリ制御信号の違うメモリタイプがある。そのため、メ
モリタイプに応じたメモリ制御装置が必要となり、新製
品開発の度に、搭載するメモリタイプに対しメモリ制御
装置を設計し直していた。また、ユーザがメモリ領域を
拡張するには、予め定められたメモリタイプしか接続で
きないという制限もあった。

【０００３】

【発明が解決しようとする課題】従来のパーソナルコン
ピュータのメモリ制御装置は、メモリタイプの相違によ
り制御信号が異なるため、設計の段階でパーソナルコン
ピュータに搭載されるメモリタイプを一義的に決定して
いた。そのため、メモリ制御装置は冗長性、拡張性に欠
け、新たなパーソナルコンピュータを開発する度に設計
し直す必要があった。また、ユーザがメモリ領域を拡張
するには、そのパーソナルコンピュータに決められたメ
モリタイプのみで、拡張性の乏しいものであった。本願
発明は、以上の点を鑑みなされたもので、使用されるメ
モリの種類によらずに制御できるメモリ制御装置を提供
することを目的とする。 ［発明の構成］

【０００４】

【課題を解決するための手段】第１の本願発明において
は、データを記憶する記憶素子は、制御される信号の違
いにより種類分けされるものであり、記憶手段に使われ
ている記憶素子の種類を表わす情報を保持する記憶種類
保持手段と、前記記憶素子にアクセスがあると、前記記
憶種類保持手段が保持している情報を受け、前記記憶素
子の種類に対応する制御信号を出力するタイミング発生
手段とを具備したものである。

【０００５】また、第２の本願発明は第１の本願発明の
メモリ制御装置において、前記記憶素子にリフレッシュ
が必要な記憶素子を使用した場合、リフレッシュが必要
な記憶素子を選択し、リフレッシュを行わせる信号を出
力するリフレッシュ制御手段を具備したものである。

【０００６】

【作用】第１の本願発明において、記憶素子はデータを
保持するもので、制御される信号の違いによりｄＲＡＭ
、ＳＲＡＭ、ＰＳＲＡＭなどに種類分けされる。記憶種
類保持手段は記憶手段に使われている記憶素子の種類を
表わす情報を保持する。前記記憶種類保持手段はＣＰＵ
等から前記記憶素子にアクセスされると、保持している
前記記憶素子の種類を表わす情報をタイミング発生手段
に送る。前記タイミング発生手段は受けとった情報に基
づき、使用している記憶手段用の制御信号を記憶手段に
送る。

【０００７】このことにより、使用用途に応じて使用す
るメモリの種類を変えることができ、パーソナルコンピ
ュータの開発ごとに、新たにメモリ制御装置を開発する
ことが不必要になる。また、ユーザは、必要に応じてメ
モリの種類を変えることができる。

【０００８】さらに、第２の本願発明は第１の本願発明
のメモリ制御装置において、前記記憶素子には、リフレ
ッシュ動作を行わせる信号の必要な記憶素子がある。リ
フレッシュ制御手段は、記憶手段にリフレッシュ動作を
行わせる信号の必要な記憶素子を使用した場合、その記
憶素子に対し、その記憶素子にリフレッシュを行わせる
信号を出力する。このことにより、外部よりリフレッシ
ュを行わせる命令を必要とする記憶素子も使用すること
ができる。

【０００９】

【実施例】以下に、本願発明についての実施例を示す。 図１は、本実施例に関わる電子機器の全体を示すシステ
ム構成図である。ＣＰＵ１は、本システムの全体を司り
、メモリ５へデータの書き込み、読み出しを行なうため
にアドレスを指定したり、表示制御装置６へ表示命令を
出力するなどの制御を行なう。キーボード３は、ユーザ
がデータを入力する手段である。ＫＢＣ２は、キーボー
ドコントローラであり、キーボード３からキーデータ入
力された場合、その入力されたキーに対応するキーコー
ドをＣＰＵ１へ送る。メモリ５は、ＢＩＯＳ、ＯＳ、ア
プリケーションソフトなどを保持している。メモリ制御
装置４は、メモリ５からのデータの読み出し、及び、メ
モリ５へのデータの書き込みのタイミング制御を行なう
。表示制御装置６は、ＣＰＵ１から表示命令を受け、表
示装置７に表示を行なうよう制御する。表示装置７は、
表示制御装置６の制御により画面表示を行なう。ＤＭＡ
８は、Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓのこ
とであり、ＣＰＵ１を介さずに直接データを転送する装
置である。ＤＭＡ８がデータを転送しているときは、Ｃ
ＰＵ１はメモリへアクセスできない。バス９は、ＣＰＵ
１、ＫＢＣ２、メモリ制御装置４、メモリ５、表示制御
装置６とを接続し、各装置間で信号を制御するための信
号線である。第２図は、本願発明のメモリ制御装置４の
構成を示す図である。

【００１０】物理アドレスバス３ａは、バス３のうち、
物理アドレス信号を伝達する信号線である。ＣＰＵ１か
ら送られた論理アドレス信号をアドレス変換装置（図示
しない）で物理アドレス信号に変換し、メモリ素子５ａ
、５ｂ、５ｃ、アドレス比較装置１２ａ、１２ｂ、１２
ｃへ入力する。

【００１１】前記メモリ５は、メモリ素子５ａ，５ｂ，
５ｃから成る。各メモリ素子５ａ、５ｂ、５ｃは、ｄＲ
ＡＭ、ＳＲＡＭ、ＰＳＲＡＭ、ＲＯＭなどの半導体メモ
リ素子の種類（以下、メモリタイプ）のうち１種類の半
導体メモリ素子からなるものである。各メモリ素子は、
取り外しが可能で、メモリタイプあるいは容量の異なる
メモリ素子に取り替えることができる。

【００１２】アドレス指定装置１１ａは、メモリ素子５
ａにアドレスを割り当てるための装置である。ユーザは
キーボード３からメモリ素子に割り当てるアドレス範囲
の最小アドレスと最大アドレスを入力する。ＣＰＵ１は
、これらのアドレスをデータバス（図示しない）を介し
、アドレス指定装置１１ａに送る。アドレス指定装置１
１ａは内部に２つのレジスタを持っており、１のレジス
タでメモリ素子５ａに割り当てる最小アドレスを、２の
レジスタでメモリ素子５ａに割り当てる最大アドレスを
保持する。アドレス指定装置１１ａは、２つのレジスタ
で保持した情報をアドレス比較装置１２ａへ送る。アド
レス指定装置１１ｂ、１１ｃに関しても、アドレス指定
装置１１ａと同じ機能を持ち、割り当てられた最大アド
レスと最小アドレスを保持し、その情報をそれぞれアド
レス比較装置１２ｂ、１２ｃへ送る。

【００１３】アドレス比較装置１２ａは、アドレス指定
装置１１ａから送られた最小アドレス、最大アドレスの
信号と、ＣＰＵ１が現在アクセスしている物理アドレス
信号を受けとる。アドレス比較装置１２ａは、ＣＰＵ１
から送られるコントロール信号により、アドレスの取り
込みタイミングを制御される。アドレス比較装置１２ａ
は、受けとった信号をデコードし、ＣＰＵ１から送られ
た物理アドレスがアドレス指定装置１１ａで指定された
アドレス範囲内にあることを検知すると、コンペアＡ信
号（以下、ＣＯＭＰ−Ａ）をハイレベル信号´Ｈ´にし
、一定期間出力する。アドレス比較装置１２ｂ、１２ｃ
に関しても同様の機能を持ち、出力信号をコンペアＢ信
号（以下、ＣＯＭＰ−Ｂ）、及びコンペアＣ信号（以下
、ＣＯＭＰ−Ｃ）と呼ぶことにする。

【００１４】メモリタイプレジスタ１４は、メモリ素子
５ａ、５ｂ、５ｃのメモリタイプに対応した情報を保持
するレジスタである。メモリタイプレジスタ１４は、６
ビットで構成され、１つのメモリ素子に対し２ビットの
情報でそのメモリ素子のメモリタイプを表す。メモリタ
イプを表す２ビットの情報は、予め定義しておく。本実
施例では、”００”でｄＲＡＭ、”０１”でＳＲＡＭ、
”１０”でＰＳＲＡＭを表すように定義している。 メモリタイプレジスタ１４に保持されている６ビットの
情報の上位２ビットはメモリ素子５ａ、次の２ビットは
メモリ素子５ｂ、下位２ビットはメモリ素子５ｃのメモ
リタイプ情報を示す。メモリタイプレジスタ１４は、各
情報をそれぞれのメモリタイプ選択装置１３ａ、１３ｂ
、１３ｃへ送る。

【００１５】メモリタイプ選択装置１３ａは、入力側に
ＣＯＭＰ−Ａ信号を送る信号線とメモリタイプレジスタ
１４からメモリタイプ情報を送られる２ビットの信号線
を、出力側にｄＲＡＭセレクト信号線（以下、Ａ信号線
）、ＳＲＡＭセレクト信号線（以下、Ｂ信号線）、ＰＳ
ＲＡＭセレクト信号線（以下、Ｃ信号線）の計３ビット
の信号線が接続されている。また、Ａ信号線で送られる
信号は、ｄＲＡＭセレクト信号（以下、Ａ信号）、Ｂ信
号線で送られる信号は、ＳＲＡＭセレクト信号（以下、
Ｂ信号）、Ｃ信号線で送られる信号は、ＰＳＲＡＭセレ
クト信号　　（以下、Ｃ信号）とする。メモリタイプ選
択装置１３ａは、ＣＯＭＰ−Ａがハイレベル信号´Ｈ´
になるのを受けると、メモリタイプレジスタ１４から送
られた２ビットの信号をデコードし、メモリタイプレジ
スタ１４の内容が´００´ならＡ信号線、´０１´なら
Ｂ信号線に、´１０´ならＣ信号線にハイレベル信号´
Ｈ´を一定期間出力する。メモリタイプ選択装置１３ｂ
、１３ｃに関しても、メモリタイプ選択装置１３ａと同
様な機能を持つ。

【００１６】タイミング発生装置１５は、メモリタイプ
選択装置１３ａ、１３ｂ、１３ｃから送られたセレクト
信号、アドレス比較装置１２ａ、１２ｂ、１２ｃから送
られたコンペア信号、ＤＭＡ８から送られたＲＥＦＳ信
号、ＣＰＵ１から送られたＣＬＫ信号、メモリタイプレ
ジスタ１４から各メモリ素子５ａ、５ｂ、５ｃのメモリ
タイプの信号を受けとり、現在アクセスされている半導
体メモリ素子に制御信号を送る。タイミング発生装置１
５の内部を図３に示し、詳細な説明を行う。

【００１７】ｄＲＡＭ用信号発生器２１ａ、ＳＲＡＭ用
信号発生器２１ｂ、ＰＳＲＡＭ用信号発生器２１ｃは、
ＣＰＵ１から送られてきたＣＬＫ信号を用いて、ｄＲＡ
Ｍ、ＳＲＡＭ、ＰＳＲＡＭを制御するための制御信号を
それぞれ発生する。ｄＲＡＭ用信号発生器２１ａは、Ｒ
ＡＳ信号、ＣＡＳ信号、Ｗ（ライト）信号を生成し、発
生させる。ＳＲＡＭ用信号発生器２１ｂ、ＰＳＲＡＭ用
信号発生器２１ｃは、ＣＥ（チップ・セレクト）信号、
ＯＥ（アウトプット・イネーブル）信号、Ｒ／Ｗ（リー
ド・ライト）信号を生成し、発生させる。また、メモリ
タイプ選択装置１３ａ、１３ｂ、１３ｃから送られる３
ビットの出力信号線をＡ信号線、Ｂ信号線、Ｃ信号線ご
とに、オア回路２２を介し、マルチプレクサ２３へ送る
。

【００１８】マルチプレクサ２３はＡ信号のオア回路２
２の出力がハイレベル信号´Ｈ´なら、ｄＲＡＭ用信号
発生器２１ａから発生されたｄＲＡＭ用の信号を、Ｂ信
号のオア回路２２の出力がハイレベル信号´Ｈ´なら、
ＳＲＡＭ用信号発生器２１ｂから発生されたＳＲＡＭ用
の信号を、Ｃ信号のオア回路２２の出力がハイレベル信
号´Ｈ´なら、ＰＳＲＡＭ用信号発生器２１ｃから発生
されたＰＳＲＡＭ用の信号を出力する。但し、メモリ素
子５へのアクセスは、同時に１つしか行われないため、
３つのオア回路２２からの出力が同時に２つ以上ハイレ
ベル信号´Ｈ´になることはない。このため、マルチプ
レクサ２３は、メモリ素子５にアクセスがあると、必ず
１つの信号発生器からの信号を出力することになる。マ
ルチプレクサ２３から送られる信号のうち、ＲＡＳ信号
とＣＥ信号は、同一の信号線（ＲＡＳ／ＣＥ）を介して
送られ、この信号をＲＡＳＴ信号とする。ＣＡＳ信号と
ＯＥ信号は、同一の信号線（ＣＡＳ／ＯＥ）を介して送
られ、この信号をＣＡＳＴ信号とする。Ｒ／Ｗ信号とＷ
信号は、同一の信号線（ＲＥＡＤ／ＷＲＩＴＥ）を介し
て送られ、この信号をＲＤＷＲ信号と呼ぶことにする。

【００１９】ところで、ｄＲＡＭはメモリリフレッシュ
動作が必要な半導体メモリ素子である。そのため、メモ
リ素子にｄＲＡＭを使用する場合、リフレッシュさせる
ための信号を与える必要がある。本実施例では、ｄＲＡ
Ｍメモリリフレッシュの方法の一つである　ＣＡＳ　Ｂ
ｅｆｏｒｅ　ＲＡＳ　Ｒｅｆｒｅｓｈ　でｄＲＡＭリフ
レッシュを行っている。この方法は、ＣＡＳ信号がＲＡ
Ｓ信号より早くローレベル´Ｌ´に立ち下がり、その後
、ＲＡＳ信号が立ち下がってから一定期間、ＣＡＳ信号
がローレベル´Ｌ´状態が続いた時、ｄＲＡＭはリフレ
ッシュ状態に入る。この方法はｄＲＡＭ内部でリフレッ
シュ用のアドレスが指定されるので、外部でアドレス指
定する必要がない。

【００２０】Ｒｅｆ信号タイミング装置２４ａはメモリ
素子５ａに、Ｒｅｆ信号タイミング装置２４ｂはメモリ
素子５ｂに、Ｒｅｆ信号タイミング装置２４ｃはメモリ
素子５ｃに対し、リフレッシュタイミング用の信号を送
るものである。Ｒｅｆ信号タイミング装置２４ａ、２４
ｂ、２４ｃは、ＲＥＦＳ信号と各々に対応するメモリタ
イプレジスタ１４から出力されるメモリタイプの信号を
受け、その信号が´００´なら、ＲＥＦＳ信号をリフレ
ッシュ用のＣＡＳ信号（ＲＥＦＣ−Ａ、Ｂ、Ｃ信号）に
変換し出力する。また、ＲＥＦＣ−Ａ、Ｂ、Ｃにディレ
イを介することにより、リフレッシュ用のＲＡＳ信号（
ＲＥＦＲ−Ａ、Ｂ、Ｃ信号）を作る。これにより、リフ
レッシュ信号を与える。

【００２１】図４は、タイミング発生装置の一部を示し
、図３に示す出力信号により、各メモリ素子を制御する
ための回路構成を示す図である。図５は、ＣＰＵからメ
モリにアクセスがあった場合（リード・ライト・サイク
ル）と、アクセスがない場合（リフレッシュ・サイクル
）のタイミング発生装置１５内の各種信号のタイミング
チャートである。この図では、メモリアクセスはメモリ
素子５ａに、タイミング発生装置１５からはｄＲＡＭ用
の信号が発生されたとする。

【００２２】メモリ素子５ａにアクセスがあったのでア
ドレス比較装置１２ａ、１２ｂ、１２ｃのうち、ＣＯＭ
Ｐ−Ａにのみ一定期間ハイレベル´Ｈ´が送られている
（５２）。ｄＲＡＭ用の信号は、ＲＡＳＴ信号線にＲＡ
Ｓ信号（５３）を、ＣＡＳＴ信号線にＣＡＳ（５４）信
号を出力する。出力されたＲＡＳ信号、ＣＡＳ信号は反
転され、それぞれのＡＮＤゲート３１に入力される。Ｃ
ＯＭＰ−Ｂ、Ｃを入力するＡＮＤゲート３１は、ローレ
ベル信号´Ｌ´を受けとっているので、ローレベル信号
´Ｌ´を出力することになる。ＣＯＭＰ−Ａを入力する
ＡＮＤゲート３１は、ハイレベル信号´Ｈ´を受け取っ
ているため、ＲＡＳＴ信号の反転信号がハイレベル´Ｈ
´になると、ハイレベル´Ｈ´を出力する（６０）。Ｏ
Ｒゲート３２はメモリにアクセスがある場合、ＲＥＦＲ
−Ａ、Ｂ、Ｃから常にハイレベル信号´Ｈ´（５６）を
受けるので、ＯＲゲート３２の出力は、ＡＮＤゲート３
１からの出力と同じになる。このＯＲゲート３２の出力
信号を反転する（６１）とタイミング装置１５から発生
した信号と同一の信号が得られる。このことにより、メ
モリ素子５ａにのみ、メモリアクセス用の制御信号を送
ることができる。他のメモリ素子にアクセスがあっても
、同様な処理が行なわれる。

【００２３】次に、メモリ素子にアクセスがないとき（
リフレッシュ・サイクル）はＣＯＭＰ−Ａ、Ｂ、Ｃは全
てローレベル信号´Ｌ´（５２）になるのでＡＮＤゲー
トからは全て、ローレベル信号´Ｌ´（５７、５９）が
送られる。そのため、ＲＥＦＲ−Ａ、Ｂ、Ｃからの信号
、ＲＥＦＣ−Ａ、Ｂ、Ｃからの信号がそのままメモリ素
子に制御信号として入力される。本実施例でリフレッシ
ュ制御信号は、ＲＥＦＲ−Ａ、ＲＥＦＣ−Ａに対しての
み、リフレッシュ用のＣＡＳ信号、ＲＡＳ信号が発せら
れるため、メモリ素子５ａにのみリフレッシュ用の信号
が送られる。このようにして、リフレッシュが行われる
。次に、メモリ素子のタイプをを取り替えた場合につい
て示す。

【００２４】メモリ素子５ａに取り付けられているｄＲ
ＡＭをＳＲＡＭに取り替えた場合、先ず、取り替えたＳ
ＲＡＭの記憶容量に合わせメモリを割り付けるため、キ
ーボード３により最小アドレス、最大アドレスを入力す
る。この入力データは、ＣＰＵ１を介しデータバスより
アドレス指定装置１１ａ内のレジスタに保持される。ま
た、キーボード３によりメモリタイプを入力し（この場
合´０１´）、このデータがＣＰＵ１を介し、データバ
ス（図示しない）よりメモリタイプレジスタ１４の上位
２ビットのレジスタに保持される。以上のレジスタの値
を変更するだけで、メモリ素子５ａにアクセスがあった
場合、タイミング発生装置１５からＳＲＡＭ用の信号（
ＣＥ、ＯＥ、Ｗ／Ｒ）が出力されメモリ素子５ａを制御
することができる。また、メモリタイプレジスタ１４の
保持情報がＳＲＡＭを示しているので、リフレッシュタ
イミング制御装置は、ハイレベルを出力したままになり
、この信号は意味を持たない。

【００２５】ＰＳＲＡＭに変えた場合でも、アドレス指
定装置１１ａ、メモリタイプレジスタ１４に、使用する
メモリの情報を入力するだけで異なる容量、タイプのメ
モリを制御できる。

【００２６】なお、本実施例では、東芝製ｄＲＡＭ　Ｔ
Ｃ５１４２５６　、東芝製ＳＲＡＭ　ＴＣ５５１００１
、東芝製ＰＳＲＡＭ　ＴＣ５１８１２８　をメモリ素子
の対象としているが、タイミング発生装置１５内にいろ
いろなメモリタイプ用の信号発生器を設定し、マルチプ
レクサで選択させるような回路変更を行い、メモリ素子
のコネクタに対応するインターフェイスを使うことによ
り、もっと多様なメモリタイプに対応できる。

【００２７】以上により、メモリタイプの異なる記憶素
子に取り変えたり、記憶素子を増設したりするために、
設計し直す必要がなくなり、また、ユーザが使用用途に
応じ、リフレッシュ動作の必要な記憶素子でも、容易に
記憶素子を変えたりすることができる。

【００２８】

【発明の効果】第１の本願発明のメモリ制御装置により
、使用用途に応じて使用するメモリの種類を変えること
ができる。また、第２の本願発明により、さらに、外部
よりリフレッシュを行わせる命令を必要とする記憶素子
にも対応できる。

【図面の簡単な説明】

【図１】　　本実施例に係わる電子機器の全体を示すシ
ステム構成図である。

【図２】　　本願発明のメモリ制御装置内の構成を示す
図である。

【図３】　　タイミング発生装置１５の前半の処理部分
を、詳細に示した図である。

【図４】　　タイミング発生装置の後半の処理部分であ
り、第３図からの信号を引継ぎ、各メモリ素子を制御す
るために信号を変換するための回路を示した図である。

【図５】　　メモリアクセスがメモリ素子５ａに、タイ
ミング発生装置１５からｄＲＡＭ用の信号が発生された
ときのタイミングチャートである。

【符号の説明】

１　　　　ＣＰＵ ２　　　　ＫＢＣ ３　　　　キーボード ４　　　　メモリ制御装置 ５　　　　メモリ ５ａ、５ｂ、５ｃ　　　　メモリ素子 ６　　　　表示制御装置 ７　　　　表示装置 ８　　　　Ｄｉｒｅｃｔ　　Ｍｅｍｏｒｙ　　Ａｃｃｅ
ｓｓ９　　　　バス １１ａ、１１ｂ、１１ｃ　　　　アドレス指定装置１２
ａ、１２ｂ、１２ｃ　　　　アドレス比較装置１３ａ、
１３ｂ、１３ｃ　　　　メモリタイプ選択装置１４　　
　　メモリタイプレジスタ １５　　　　タイミング発生装置 ２１ａ　　　　ｄＲＡＭ用信号発生器 ２１ｂ　　　　ＳＲＡＭ用信号発生器 ２１ｃ　　　　ＰＳＲＡＭ用信号発生器２３　　　　　
　マルチプレクサ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　制御信号が異なる複数種類の記憶素子
   を制御するメモリ制御装置であって、接続される記憶素
   子の種類を表わす情報を保持する記憶種類保持手段と、
   前記記憶種類保持手段が保持している情報に基いて、前
   記接続される記憶素子に対応する制御信号を出力するタ
   イミング発生手段とを具備することを特徴とするメモリ
   制御装置。
2. 【請求項２】　　請求項１のメモリ制御装置において、
   前記記憶種類保持手段に保持されている情報を参照し、
   この情報がリフレッシュを必要とする記憶素子を示す場
   合、前記リフレッシュを必要とする記憶素子に対しリフ
   レッシュ制御するリフレッシュ制御手段を具備すること
   を特徴とするメモリ制御装置。