JPH06223205A

JPH06223205A - データ処理装置

Info

Publication number: JPH06223205A
Application number: JP5273379A
Authority: JP
Inventors: Shiro Baba; 志郎馬場
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-11-01
Filing date: 1993-11-01
Publication date: 1994-08-12
Anticipated expiration: 2011-02-21
Also published as: JPH0816900B2

Abstract

(57)【要約】（修正有）【目的】ダイナミック型ＲＡＭを使用したシステムの設
計を容易にし、かつそのシステムの実装面積を低減でき
るようなマイクロプロセッサを提供する。【構成】メモリとマイクロプロセッサＣＰＵとを含むデ
ータ処理装置において、マイクロプロセッサ内部に、ダ
イナミック型ＲＡＭのアクセスかスタティック型ＲＡＭ
（もしくはＲＯＭ）のアクセスかを指定するレジスタを
設け、このレジスタの内容に応じてアドレスの出力形式
を変更できるような構成にする。また、上記レジスタ
に、使用するダイナミック型ＲＡＭのアドレス範囲及び
容量すなわちアドレス信号のビット数を指定するレジス
タを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、デ−タ処理技術さら
にはマイクロプロセッサに適用して特に有効な技術に関
する。

【０００２】

【従来の技術】マイクロコンピュータ・システムは、マ
イクロプロセッサと、ＲＯＭ（リード・オンリ・メモ
リ）やＲＡＭ（ランダム・アクセス・メモリ）などの記
憶装置と、入出力インターフェース（Ｉ／Ｏ）等により
構成される。この場合、ＲＡＭとしてはスタティック型
のものを用いるよりもダイナミック型のものを用いた方
が、システムを安価に構成できるというメリットがあ
る。

【０００３】しかるに、ダイナミック型ＲＡＭにおいて
は、アドレスがマルチプレクス方式が採用され、またリ
フレッシュ動作が必要になるのでその制御がＲＯＭやス
タティック型ＲＡＭに比べて面倒である。そのため、従
来のマイクロプロセッサは、専らＲＯＭやスタティック
型ＲＡＭを直接アクセスできるように構成されており、
ダイナミック型ＲＡＭを用いてシステムを構成する場合
には、マイクロプロセッサから出力されるクロック信号
や制御信号に基づいて、ダイナミック型ＲＡＭを動作さ
せるのに必要な／ＲＡＳ（行アドレス・ストロ−ブ）信
号や／ＣＡＳ（列アドレス・ストロ−ブ）信号とともに
フレッシュ・タイミングを示す信号／ＲＦＳＨを形成す
る回路等の複雑な外付け回路を設けなければならなかっ
た。この明細書において、アルファベットの記号に付し
た／（スラッシュ）は、ロウ・レベルがアクティブ・レ
ベルであるバー信号を表している。なお、図面では従来
の記述方法により、バー信号はアルファベットによる信
号名又は端子名の上に線が付されている。

【０００４】このように、従来のマイクロプロセッサ
は、ダイナミック型ＲＡＭを用いるとシステム設計が面
倒になるとともに、システムの実装面積も大きくなって
しまうという問題点があった。

【０００５】なお、従来のマイクロプロセッサには、ダ
イナミック型ＲＡＭのリフレッシュ・アドレスを発生す
るリフレッシュ・カウンタを内蔵したものがあるがその
ようなマイクロプロセッサにあっても／ＲＡＳ信号や／
ＣＡＳ信号は、外付け回路で作ってやらなければならな
い。

【０００６】

【発明が解決しようとする課題】この発明の目的は、ダ
イナミック型ＲＡＭを使用したシステムの設計を容易に
し、かつそのシステムの実装面積を低減できるようなマ
イクロプロセッサを提供することにある。

【０００７】この発明の他の目的は、使用するダイナミ
ック型ＲＡＭの容量や個数あるいは、アドレス空間上で
のダイナミックＲＡＭ領域の位置などをある程度自由に
変えられるような汎用性の高いマイクロプロセッサを提
供することにある。

【０００８】この発明の前記並びにその他のその他の目
的と新規な特徴については、本明細書の記述及び添付図
面から明らかになるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記の通
りである。

【００１０】すなわち、メモリとマイクロプロセッサと
を含むデータ処理装置において、マイクロプロセッサ内
部に、ダイナミック型ＲＡＭのアクセスかスタティック
型ＲＡＭ（もしくはＲＯＭ）のアクセスかを指定するレ
ジスタを設け、このレジスタの内容に応じてアドレスの
出力形式を変更できるような構成にする。

【００１１】また、上記レジスタに、使用するダイナミ
ック型ＲＡＭのアドレス範囲及び容量すなわちアドレス
信号のビット数を指定するレジスタを設ける。

【００１２】

【作用】上記した手段により、何ら外付け回路を設ける
ことなく、スタティック型ＲＡＭはもちろんダイナミッ
ク型ＲＡＭをアクセスしたり、リフレッシュを行なえる
ようにしてシステム設計を容易にし、かつシステムの実
装面積を低減させる。

【００１３】また、上記した手段により、使用するダイ
ナミック型ＲＡＭの容量や個数をある程度替えられよう
な汎用性の高いマイクロプロセッサを提供することがで
きる

【００１４】。

【実施例】図１は、本発明を１６ビット・マイクロプロ
セッサに適用した場合の一実施例を示す。同図におい
て、鎖線Ａで囲まれた部分は、公知の半導体製造技術に
より、単結晶シリコンのような一枚の半導体基板上にお
いて形成される。

【００１５】図１において、回路符号ＣＰＵで示されて
いるのは、マイクロプロセッサ部である。このマイクロ
プロセッサ部ＣＰＵは、その詳細を図示していないが、
例えば、演算論理ユニットとプログラム・カウンタやス
タック・ポインタ、ステータス・レジスタのような専用
レジスタ及びワークエリアとして使用される汎用レジス
タ群とからなる実行ユニットＥＸＥＣと、図示しない外
部のメモリから読み出されたマクロプログラムの命令が
順次に入力される命令レジスタと各マクロ命令に対応し
たマイクロ命令が格納されたマイクロＲＯＭ等からなる
制御部ＣＯＮＴとによって構成されている。

【００１６】実行ユニットＥＸＥＣは、制御部ＣＯＮＴ
から出力される制御信号によって、適当な順序をもって
動作される。これにより、所望のデ−タ処理が実行され
る。制御部ＣＯＮＴには、割込み信号やリセット信号が
供給される外部端子群ＣＴが結合されている。

【００１７】マイクロプロセッサ部ＣＰＵの動作タイミ
ングの制御のために、発振回路ＯＳＣとクロック発生回
路ＣＰＧとが設けられている。発振回路ＯＳＣは、外部
端子ＸＴ１とＸＴ２との間で結合される水晶振動子もし
くはセラミック振動子のような回路素子によってその発
振周波数が決定される。クロック発生回路ＣＰＧは、発
振回路ＯＳＣの、発振出力を受け、それを適当に分周す
ることによって、システムクロックφを形成する。

【００１８】この実施例では、上記マイクロプロセッサ
部ＣＰＵと同一の半導体基板上にダイナミック型ＲＡＭ
のリフレッシュ・アドレスを発生するリフレッシュ・カ
ウンタＲＣと、このリフレッシュ・カウンタＲＣまたは
上記実行ユニットＥＸＥＣから出力されるアドレスのい
ずれか一方を選択的に通過させるアドレス・マルチプレ
クサＭＰＸおよびこのアドレス・マルチプレクサＭＰＸ
の動作を制御するコントロール信号発生回路ＣＳＧとが
設けられている上記リフレッシュ・カウンタＲＣは、シ
ステムの動作クロック信号φによって動作され、約２ｍ
秒に１回ずつリフレッシュのタイミングを示す同期信号
／ＲＦＳＨを出力する。リフレッシュ・カウンタＲＣ
は、また同期信号／ＲＦＳＨの周期内において、ダイナ
ミック型ＲＡＭの各行をアクセスさせるようなアドレス
信号を形成する同期信号／ＲＦＳＨは、マイクロプロセ
ッサ部ＣＰＵとコントロール信号発生回路ＣＳＧに対供
給される。

【００１９】同期信号／ＲＦＳＨが発生されると、マイ
クロプロセッサ部ＣＰＵは、アドレスバスＡ−ＢＵＳを
アクセスするのを禁止される。これとともに、コントロ
ール信号発生回路ＣＳＧからアドレス・マルチプレクサ
ＭＰＸに対して切換え制御信号が供給される。この切換
え制御信号によって、マルチプレクサＭＰＸは、アドレ
スバスＡ−ＢＵＳ上のアドレス信号の代わりに、リフレ
ッシュ・カウンタＲＣから供給されるリフレッシュ・ア
ドレスを通過させ、アドレスバッファＡ−ＢＢＦを介し
て外部アドレスバスへ出力させるようになっている。

【００２０】また、上記リフレッシュ・カウンタＲＣか
らコントロール信号発生回路ＣＳＧへ供給される同期信
号は、外部に対してリフレッシュ・タイミングを示す信
号／ＲＦＳＨとして出力されるようになっている。

【００２１】この実施例に従うと、特に制限されない
が、外部アドレス端子ＡＴに複数種類のメモリを同時に
結合させることができるようにするためと、各メモリに
対応されるべき複数のアドレス空間と、各メモリの属性
を示すデータとが設定される。

【００２２】特に制限されないが、複数のアドレス空間
の識別のために、２つのアドレス設定レジスタＡＲ１、
ＡＲ２とこのアドレス設定レジスタＡＲ１およびＡＲ２
の内容と上記マイクロプロセッサ部ＣＰＵからアドレス
バスＡ−ＢＵＳ上に出力されたアドレスとをそれぞれ比
較し、その大小を判定する２つの比較回路ＣＯＭＰ１，
ＣＯＭＰ２と、この２つの比較回路ＣＯＭＰ１とＣＯＭ
Ｐ２の出力状態からアドレスバスＡ−ＢＵＳ上のアドレ
ス信号がどのアドレス範囲に入っているかを判定する判
定回路ＤＣＤとが設けられている。アドレス設定レジス
タＲ１およびＡＲ２のそれぞれ、マイクロプロセッサ部
ＣＰＵによって、データバスＤ−ＢＵＳを介してアドレ
スデータが書き込まれる。アドレス設定レジスタＡＲ１
およびＡＲ２のそれぞれの内容は、またデータバスＤ−
ＢＵＳを介して読み出し可能とされている。

【００２３】２つのアドレス設定レジスタＡＲ１および
ＡＲ２によって、全体のメモリ空間は、３つに分割する
ことができるようになる。特に制限されないが、アドレ
ス設定レジスタＡＲ１のアドレスデータが第２アドレス
空間の先頭アドレスを意味し、アドレス設定レジスタＡ
Ｒ２のそれは、第３アドレス空間の先頭アドレスを意味
するようにされる。

【００２４】すなわち、レジスタＡＲ１のデータによっ
て、第１アドレス空間と第２アドレス空間との境界が識
別可能にされ、レジスタＡＲ２のそれによって、第２ア
ドレス空間と第３アドレス空間との境界が識別可能にさ
れる。

【００２５】例えば、アドレス設定レジスタＡＲ１およ
びＡＲ２のアドレスデータが、それぞれ１６進数で“４
０００００”、“Ｂ０００００”であるなら、第１アド
レス空間は、“００００００”から“３ＦＦＦＦＦ”ま
でのアドレス範囲とされ、第２アドレス空間は、“４０
００００”から“ＡＦＦＦＦＦ”までの範囲とされる。
同様に、第３アドレス空間は、“Ｂ０００００”から
“ＦＦＦＦＦＦ”までの範囲とされる。

【００２６】上記アドレス設定レジスタＡＲ１、ＡＲ２
に設定されたアドレスにより分割される３つのアドレス
空間もしくは範囲に対応して、それぞれそのアドレス範
囲に対応されるメモリの属性を示すデータが書き込まれ
るＢ０〜Ｂ２を含むレジスタ（以下コンフィグュレーシ
ョン・レジスタと称する）ＣＲ１〜ＣＲ３が設けられて
いる。

【００２７】これらのコンフィグュレ−ション・レジス
タＣＲ１〜ＣＲ３において、ビットＢ０は、外付けされ
るメモリのアドレス指定方式に対応されたデータが書き
込まれ、ビットＢ１およびＢ２は、外付けされるメモリ
の記憶容量に対応するデータが書き込まれる。

【００２８】すなわち、ビットＢ０は、ダイナミック型
ＲＡＭのようなアドレス・マルチプレクス方式のメモ
リ、すなわちロウ系アドレスとカラム系アドレスのよう
な２種類のアドレスデータが時分割的に供給されるべき
メモリのときに、“１”にされ、ＲＯＭやスタティック
型ＲＡＭのようなのような２種類のアドレスデータが同
時に供給されるべきメモリのときに、“０”にされる。

【００２９】ビットＢ１およびＢ２からなる２ビット
は、４種類の記憶容量と対応される。例えば、ビットＢ
１およびＢ２の組合せ、“００”、“０１”、“１０”
および”１１”は、１６ｋビット、６４ｋビット、２５
６ｋビットおよび１Ｍビットの記憶容量とそれぞれ対応
される。

【００３０】これらによって、例えば、上記アドレス設
定レジスタＡＲ１とＡＲ２が、それぞれ１６進数で“４
０００００”と“Ｂ０００００”に設定され、かつコン
フィグュレーション・レジスタＣＲ１〜ＣＲ３のビット
Ｂ０がそれぞれ「０」、「１」、「０」に設定された場
合を考える。ただし、ここでビットＢ０の「０」はダイ
ナミック型ＲＡＭ以外のアドレス範囲であることを、ま
たビットＢ０の「１」はダイナミック型ＲＡＭ以外のア
ドレス範囲であることを示しているものとする。する
と、このようなレジスタの設定により、図２に示すよう
に、アドレス“００００００”〜“３ＦＦＦＦＦ”は、
スタティック型ＲＡＭもしくはＲＯＭのアドレス領域で
アドレス“４０００００”〜“ＡＦＦＦＦＦ”はダイナ
ミック型ＲＡＭのアドレス領域、またアドレス“Ｂ００
０００”〜“ＦＦＦＦＦＦ”はＲＯＭもしくはスタティ
ック型ＲＡＭのアドレス領域であることを設定できる。

【００３１】上記コンフィグュレーション・レジスタＣ
Ｒ１〜ＣＲ３の各ビットＢ０の情報は、上記判定回路Ｄ
ＣＤの判定出力信号によって切り換えが行われる選択回
路ＳＥＬ１を通して、そのうち１つが選択的に上記コン
トロール信号発生回路ＣＳＧに供給される。すなわち、
アドレスバスＡ−ＢＵＳ上に出力されたアドレスが“０
０００００”〜“３ＦＦＦＦＦ”の間に入っていると、
判定回路ＤＣＤの出力によって制御される選択回路ＳＥ
Ｌ１によって、コンフィグュレーション・レジスタＣＲ
１のビットＢ０の内容がコントロール信号発生回路ＣＳ
Ｇに供給される。一方、アドレスバス上のアドレスが
“４０００００”〜“ＡＦＦＦＦＦ”の間に入っている
と、コンフィグュレーション・レジスタＣＲ２のビット
Ｂ０の内容を、また、アドレスバス上のアドレスが“Ｂ
０００００”〜“ＦＦＦＦＦＦ”の間に入っているとコ
ンフィグュレーション・レジスタＣＲ３の内容がそれぞ
れコントロ−ル信号発生回路ＣＳＧに供給される。

【００３２】上記判定回路ＤＣＤとコンフィグュレーシ
ョン・レジスタＣＲ１〜ＣＲ３と選択回路ＳＥＬ１とに
よって、アドレス判定手段が構成されている。

【００３３】コントロール信号発生回路ＣＳＧは、供給
されたビットＢ０の情報が「０」のときは、アドレスバ
ス上のアドレスデータＡ０〜Ａ２３をそのままアドレス
・マルチプレクサＭＰＸを通してアドレスバッファＡ−
ＢＢＦに供給させるような制御信号を形成してそれをア
ドレス・マルチプレクサＭＰＸに出力する。一方、コン
トロール信号発生回路ＣＳＧに供給されたビットＢ０の
情報が「１」であるときは、マイクロプロセッサ部ＣＰ
ＵからアドレスバスＡ−ＢＵＳ上に出力されたアドレス
データのうちダイナミック型ＲＡＭのアクセスに必要な
上位ビット（もしくは下位ビット）に相当する部分の信
号をアドレス・マルチプレクサＭＰＸ内にラッチ回路
（図示しない）に取り込ませるとともに、アドレスの下
位ビット（もしくは上位ビット）に相当する部分の信号
をアドレス・マルチプレクサＭＰＸをそのまま通過させ
て行アドレス信号として出力させる。続いて、既にアド
レス・マルチプレクサＭＰＸ内のラッチ回路に保持され
ているアドレスの上位ビット（もしくは下位ビット）を
アドレス・マルチプレクサＭＰＸからアドレスバッファ
Ａ−ＢＦＦへ送って同じアドレス端子から列アドレス信
号として外部へ出力させる。これによって、ダイナミッ
ク型ＲＡＭのアドレス範囲がアクセスされたときは、ア
ドレスの上位ビットと下位ビットが別々にすなわちアド
レス・マルチプレクス方式で外部へ出力されるようにな
る。しかも、上記の場合、アドレス・マルチプレクサＭ
ＰＸから行アドレス信号が出力されるときは、コントロ
ール信号発生回路ＣＳＧで、これに同期して、図３に示
すようにロウレベルの／ＲＡＳ信号が形成されて出力さ
れ、またアドレス・マルチプレクサＭＰＸから列アドレ
ス信号が出力されているときは、ロウレベルの／ＣＡＳ
信号が形成されて出力されるようにされている。

【００３４】この実施例のマイクロプロセッサに接続さ
れるダイナミック型ＲＡＭは、この／ＲＡＳ信号と／Ｃ
ＡＳ信号の立ち下がりに同期して、そのときアドレスバ
ッファＡ−ＢＦＦより出力されているアドレスを取り込
んでアクセスされ、所望のデータを読み出すことができ
る。

【００３５】なお、上記データバスＤ−ＢＡＳには、図
示のように外部データ端子ＤＴを介して図示しない外部
のメモリとの間でデータの入出力を行なうデータバッフ
ァＤ−ＢＦＦが接続されている。

【００３６】一方、ダイナミック型ＲＡＭのアドレス範
囲以外のアドレス信号がマイクロプロセッサ部ＣＰＵか
ら出力されると、そのアドレス信号がアドレス・マルチ
プレクサＭＰＸを素通りしてそのまま外部へ出力され
る。

【００３７】さらに、上記コンフィグュレーション・レ
ジスタＣＲ１〜ＣＲ３のビットＢ１、Ｂ２の情報は、判
定回路ＤＣＤの出力によってその切り換え状態が制御さ
れる選択回路ＳＥＬ２を通って、そのうち１組がコント
ロール信号発生回路ＣＳＧに送られる。コンフィグュレ
ーション・レジスタＣＲ１〜ＣＲ３のビットＢ１とＢ２
は、前述のように例えばそれが「０，０」にセットされ
ていると対応するダイナミック型ＲＡＭの容量が１６Ｋ
ビットであることを示し、また「０，１」のときは６４
Ｋビット、「１，０」のときは２５６Ｋビット、「１，
１」のときは１Ｍビットであることを示すようにされて
いる。

【００３８】コントロール信号発生回路ＣＳＧは、コン
フィグュレーション・レジスタＣＲ１〜ＣＲ２のビット
Ｂ１とＢ２の情報が供給されると、それが「０，０」の
ときはアドレスバスＡ−ＢＵＳ上の信号のうち１４ビッ
ト（例えばＡ１〜Ａ１４）をダイナミック型ＲＡＭの正
規のアドレスとして認識してアドレス・マルチプレクサ
ＭＰＸにそのうち先ず半分（Ａ８〜Ａ１４）ををラッチ
し、残り半分（Ａ１〜Ａ７）は素通りさせ、その後、半
分（Ａ８〜Ａ１４）を同じ外部端子に出力させる。

【００３９】また、ビットＢ１，Ｂ２が「０，１」のと
きは、アドレスバスバス上のうち１６ビット（例えばＡ
１〜Ａ１６）を正規のアドレスとして認識して、アドレ
ス・マルチプレクサＭＰＸにそのうち半分（Ａ９〜Ａ１
６）をラッチし、残りの半分（Ａ１〜Ａ８）は素通りさ
せる。ビットＢ１、Ｂ２が「１，０」のとき、および
「１，１」のときも、同様にして１８ビットと２０ビッ
トの信号が半分にされ、２回に分けて出力されるように
される。

【００４０】なお、マイクロプロセッサ部ＣＰＵから出
力されたアドレスＡ０〜Ａ２３のうちダイナミック型Ｒ
ＡＭのアクセスに使用されなかった残りのビットは、一
旦アドレス・マルチプレクサＭＰＸにラッチされ、上記
のごとく下位ビットと上位ビットが順番に出力されてい
る間連続して外部へ出力され、これに基づいて例えばメ
モリボ−ド上に設けられたアドレスデコーダがチップセ
レクト信号を形成し、ダイナミック型ＲＡＭの選択を行
なうようにされる。

【００４１】さらに、この実施例では、選択回路ＳＥＬ
１からコントロール信号発生回路ＣＳＧに供給されるダ
イナミック型ＲＡＭのアドレス範囲か否かの情報を示す
信号を／ＤＲＡＭ信号として外部へ出力するようにされ
ている。この／ＤＲＡＭ信号によって、マイクロプロセ
ッサがダイナミック型ＲＡＭにアクセスする状態にある
か否かを知ることができるとともに、例えばこの信号を
ダイナミック型ＲＡＭのチップセレクト信号として使用
したり、ＲＯＭもしくはスタティック型ＲＡＭを非選択
にさせることもできる。

【００４２】図４は、外部メモリの接続図である。特に
制限されないが、外部メモリＤＭ１およびＤＭ２は、ア
ドレス端子Ａ０〜Ａ７、データ処理端子ＤＯＵＴ、カラ
ムアドレスストローブ端子／ＣＡＳ、基準電位端子（ア
−ス端子）Ｖｓｓ、リフレッシュ制御端子／ＲＦＳＨ、
データ入力端子ＤＩＮ，ライトイネーブル端子／ＷＥ、
ロウアドレスストローブ端子／ＲＡＳ及び電源端子Ｖｃ
ｃを持つ６４Ｋビットのダイナミック型ＲＡＭから構成
される。メモリＤＭ１およびＤＭ２は、１ビットずつの
データの入出力が可能とされている。なお、この場合、
同時に複数ビットの入出力が必要な場合、複数個ずつの
メモリが必要となる。

【００４３】同図において、外部アドレスバスＡ−ＢＵ
ＳＥは、図１の外部アドレス端子ＡＴに結合され、外部
データバスＤ−ＢＵＳＥは、図１の外部データ端子ＤＴ
に結合される。

【００４４】デコーダＤＥＣは、外部アドレスバスＡ−
ＢＵＳＥを介して供給されるアドレス信号と、図１の端
子／ＲＡＳを介して供給されるロウアドレスストローブ
信号とよって、メモリＤＭ１およびＤＭ２に供給すべき
ロウアドレスストローブ信／ＲＡＳ１および／ＲＡＳ２
を形成する。

【００４５】メモリＤＭ１およびＤＭ２のアドレス端子
Ａ０〜Ａ７には、外部アドレスバスＡ−ＢＵＳＥを介し
て共通のアドレス信号が与えられる。これによって、メ
モリＤＭ１は、アドレス端子Ａ０〜Ａ７に加えられるア
ドレス信号とによって選択され、同様にメモリＤＭ２
は、信号／ＲＡＳ２とアドレス端子Ａ０〜Ａ７の信号と
によって選択される。

【００４６】メモリＤＭ１およびＤＭ２のカラムアドレ
スストローブ端子／ＣＡＳ、リフレッシュ制御端子／Ｒ
ＦＳＨ、およびライトイネーブル端子／ＷＥは、それぞ
れ図１の端子／ＣＡＳ、／ＲＦＳＨおよび／ＷＲに共通
接続される。

【００４７】メモリＤＭ１およびＤＭ２のデータ出力端
子ＤＯＵＴは、バスドライバＴＳＣの入力端子に共通接
続され、データ入力端子ＤＩＮは、バスドライバＴＳＣ
の出力端子とともに、外部データバスＤ−ＢＵＳＥに接
続されている。

【００４８】バスドライバＴＳＣは、トライステート回
路から構成され、それに供給される読み出し制御信号／
ＲＤがロウレベルなら、その入力端子に供給される入力
信号と対応されるレベルの出力信号をその出力端子に出
力する。バスドライバＴＳＣの出力は、信号／ＲＤがハ
イレベルなら、高インピ−ダンス状態にされる。

【００４９】この実施例によると、リフレッシュ・カウ
ンタＲＣが内蔵され、しかもこのリフレッシュカウンタ
ＲＣのリフレッシュ・アドレスが外部に出力されるとき
には、そのタイミングを示す信号／ＲＦＳＨが出力され
る。そのため、ダイナミック型ＲＡＭのリフレッシュ信
号を形成する複雑なリフレッシュ・コントロ−ル回路を
外付け回路で構成する必要がない。

【００５０】また、この実施例のマイクロプロセッサ
は、内部にダイナミック型ＲＡＭのアドレス範囲を設定
するレジスタを備え、ダイナミック型ＲＡＭのアドレス
をアクセスするときは、チップ内部で自動的にアドレス
がマルチプレクスされるようになっている。

【００５１】そのために、スタティク型ＲＡＭとダイナ
ミック型ＲＡＭを混在さてシステムを構成した場合に
も、何ら外付け回路を設けることなくダイナミック型Ｒ
ＡＭをスタティク型ＲＡＭと同じように簡単にアクセス
してやることができる。

【００５２】その場合、マイクロプロセッサ部ＣＰＵか
ら出力される読み出し制御信号／ＲＤと、書き込み制御
信号／ＷＲとによってダイナミック型ＲＡＭの読み出
し、書き込み制御が行われる。

【００５３】しかもこの実施例では、アドレス設定レジ
スタＡＲ１、ＡＲ２に適当なアドレスを設定してやるこ
とにより、ダイナミック型ＲＡＭのアドレス範囲を任意
に設定することができる。

【００５４】なお上記実施例の場合、リセット状態でコ
ンフィグレ−ション・レジスタＣＲ１〜ＣＲ３のビット
Ｂｏを「０」にリセットすることにより、最初はＲＯＭ
アクセス状態にして、ＲＯＭ内のプログラムを実行する
ことにより、そのシステム構成に合わせてアドレス設定
レジスタＡＲ１、ＡＲ２の設定を行っておくようにする
使い方が一般的である。ただし、プログラムの途中でア
ドレス設定レジスタＡＲ１、ＡＲ２の設定値をを変更し
て、ダイナミック型ＲＡＭのアドレス範囲を変更させる
ようなことも可能である。

【００５５】これによって、例えばＲＯＭのアドレスエ
リアとダイナミック型ＲＡＭのアドレスエリアの重複し
たシステムを構成し、必要に応じてＲＯＭを使用したり
ＲＡＭ領域として使用したりすることが可能になる。な
お、アドレス設定レジスタＡＲ１、およびＡＲ２によっ
て設定されるそれぞれのアドレス空間は、複数種のメモ
リと対応されてよい。例えば、同じアドレス指定方式を
持つＲＯＭとスタティク型ＲＡＭは、一つのアドレス空
間内に対応されることができる。この場合、一つのアド
レス空間内の一つの部分アドレス空間は、ＲＯＭと対応
され、他の一つの部分アドレス空間は、スタティク型Ｒ
ＡＭに対応される。

【００５６】さらに、上記実施例では、コンフィグュレ
ーション・レジスタＣＲ１〜ＣＲ３にダイナミック型Ｒ
ＡＭの容量を示すビットＢ１，Ｂ２が設けられているた
め、１６Ｋ〜１Ｍビットの任意の容量を持つＲＡＭを使
用してシステムを構成することができる。ただし、ダイ
ナミック型ＲＡＭの容量を示すコンフィグュレーション
・レジスタＣＲ１〜ＣＲ３のビットＢ１，Ｂ２は、上記
実施例のごとく２つに限定されるものでなく、１ビット
あるいは３ビット以上設けるようにしてもよい。

【００５７】同様に、ダイナミック型ＲＡＭのアドレス
範囲であるか否かの情報を詩召すビットＢ０も、１ビッ
トでなく２ビットにして、ＲＯＭとスタティク型ＲＡＭ
のアドレス範囲の区別を行えるようにしてもよい。ま
た、コンフィグュレーション・レジスタＣＲ１〜ＣＲ３
に、上記以外の情報を担うビット（例えば対応するアド
レス領域がリードオンかリード／ライトかを示すビット
やプログラムかデータをビット、システム領域かユーザ
領域かを示すビットなど）を設けてもよい。

【００５８】上記実施例では、アドレス設定レジスタを
２つ設けて、マイクロプロセッサの持つアドレス空間を
３つに分割できるようにしているが、このレジスタの数
も２つに限定されるものではなく、１つあるいは３つ以
上設けるようにすることもできる。

【００５９】なお、上記実施例では、この発明を１６ビ
ット・マイクロプロセッサにも適用したものについて説
明したが、８ビット・マイクロプロセッサにも適用する
ことができる。

【００６０】

【発明の効果】

（１）マイクロプロセッサ内部に、ダイナミック型ＲＡ
Ｍのアクセスかスタティック型ＲＡＭ（もしくはＲＯ
Ｍ）のアクセスかを指定するレジスタを設け、このレジ
スタの内容に応じてアドレスの出力形式を変更できる様
にしたので、何ら外付け回路を設けることなく、スタテ
ィック型ＲＡＭはもちろんダイナミック型ＲＡＭをアク
セスするようになるという作用により、ダイナミック型
ＲＡＭを使用したシステムの設計が容易になるとともに
そのシステムの実装面積が低減されるという効果があ
る。

【００６１】（２）マイクロプロセッサ内部に、ダイナ
ミック型ＲＡＭのアクセスかスタティック型ＲＡＭ（も
しくはＲＯＭ）のアクセスかを指定するレジスタを設け
るとともに、上記レジスタに、使用するダイナミック型
ＲＡＭのアドレス範囲及び容量すなわちアドレス信号の
ビット数を指定するレジスタを設けるようにしたので、
使用するダイナミック型ＲＡＭの容量や個数をある程度
自由に替えられるようになるという作用により、マイク
ロプロセッサの汎用性が向上するという効果がある。

【００６２】以上本発明者によってなされた発明を実施
例にもとづき具体的に説明したが本発明は上記実施例に
限定されるものでなく、その要旨を逸脱しない範囲で変
更可能であることはいうまでもない。例えば、上記実施
例ではレジスタによりダイナミック型ＲＡＭのアドレス
範囲を可変としているが、レジスタの変わりに一定のア
ドレスを発生する手段を設け、アドレス空間の分割を固
定的にすることも可能である。

【００６３】さらに、コンフィグュレ−ション・レジス
タＣＲ１〜ＣＲ３自体を省略して、アドレス設定レジス
タＡＲ１、ＡＲ２で分割されたアドレス範囲がいずれの
メモリに属するか判定回路ＤＣＤの判定出力により一義
的に指定して、それに応じてアドレス・マルチプレクサ
ＭＰＸを動作させるようにしてもよい。

【００６４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるワンチ
ップ化されたマイクロプロセッサに適用したものについ
て説明したが、それに限定されるものでなく、マルチチ
ップのマイクロプロセッサを構成する場合にも利用でき
る。

【図面の簡単な説明】

【図１】本発明に係るマイクロプロセッサの一実施例を
示すブロック図である。

【図２】アドレス設定レジスタによるアドレス空間の分
割状態の一例を示すメモリマップである。

【図３】ダイナミック型ＲＡＭをアクセスする場合のア
ドレス信号と制御信号のタイミングを示すタイミングチ
ャートである。

【図４】外部メモリの接続部である。

【符号の説明】

ＣＰＵマイクロプロセッサＣＯＮＴ制御部ＥＸＥＣ実行ユニットＭＰＸアドレス切換手段（アドレス・マルチプレク
サ）ＲＣリフレッシュ・アドレス形成手段（リフレッシュ
・カウンタ）ＣＳＧコントロール信号形成手段ＡＲ１，ＡＲ２アドレス設定手段（アドレス設定レジ
スタ）ＣＯＭＰ１，ＣＯＭＰ２比較回路ＤＣＤ判定回路ＣＲ１〜ＣＲ３コンフィギュレーション・レジスタＳＥＬ１，ＳＥＬ２選択回路Ａ−ＢＵＳアドレスバスＤ−ＢＵＳデータバス

Claims

【特許請求の範囲】

【請求項１】メモリと、該メモリに接続される外部デー
タバス及び外部アドレスバスと、該外部データバスと該
外部アドレスバスに接続される半導体装置とを具備する
データ処理装置において、上記半導体装置は、上記メモ
リへ上記外部アドレスバスを介してアドレス信号を供給
するための内部アドレスバスと、上記メモリから上記外
部データバスを介して読み出すあるいは上記メモリへ上
記外部データバスを介して書き込むデータが供給される
内部データバスと、上記メモリの種類に対応されたデー
タが上記内部バスを介して書き込まれるレジスタと、上
記レジスタ内のデータに応答して、上記メモリがアドレ
スマルチプレクス方式でアクセスされるべきか否かを識
別する制御回路と、上記制御回路の出力信号に応答し
て、上記レジスタ内のデータが上記メモリがアドレスマ
ルチプレクス方式のメモリであることを示していると
き、上記アドレス信号を第１の部分と第２の部分に分割
して時分割に上記外部アドレスバスに出力し、上記レジ
スタ内のデータが上記メモリがアドレスマルチプレクス
方式のメモリでないことを示しているとき、上記アドレ
ス信号をそのまま外部アドレスバスに出力するアドレス
切り換え回路とを具備し、上記レジスタにデータを書き
込むことによって上記メモリに対応したアクセス方式を
得ることを特徴とするデータ処理装置。
【請求項２】ダイナミック型メモリとマイクロプロセッ
サとを具備するデータ処理装置において、上記マイクロ
プロセッサは、ＣＰＵから出力されるアドレスを複数回
に分けて出力可能なアドレス切り換え手段と、上記ＣＰ
Ｕから供給される信号に基づいて上記ダイナミック型メ
モリの制御信号を出力するコントロール信号発生回路
と、上記ダイナミック型メモリのアドレス範囲を指定す
るアドレス設定手段と、外部へ出力されるアドレスがダ
イナミック型メモリのアドレスか否かを判定するアドレ
ス判定手段とを備え、上記ＣＰＵから出力されるアドレ
ス信号がダイナミック型メモリに割り当てられたアドレ
ス範囲に入っているときは行アドレスと列アドレスに分
割されて出力され、それ以外のときはアドレス信号がそ
のまま外部へ出力されるようにされてなることを特徴と
するデータ処理装置。
【請求項３】アドレスマルチ方式のダイナミック型メモ
リと、アドレスマルチ方式でないスタティック型メモリ
若しくはＲＯＭと、単一の半導体基板上に形成されるマ
イクロプロセッサとを具備するデータ処理装置におい
て、上記マイクロプロセッサは、ＣＰＵと、外部メモリ
のアドレスを指定するアドレス信号が供給されるアドレ
スバスと、外部メモリと該データ処理装置との間のデー
タを入出力するデータバスと、上記アドレスバスのアド
レス信号を行アドレスと列アドレスに分割して上記ダイ
ナミック型メモリに供給するアドレス切り換え回路と、
上記ダイナミック型メモリの容量に対応されるデータを
保持するレジスタと、上記レジスタのデータに応答して
上記アドレス切り換え回路を制御する制御回路とを具備
し、上記ＣＰＵによって上記レジスタにデータを書き込
むことによって上記ダイナミック型メモリに必要な列ア
ドレスと行アドレスのビット数を得ていることを特徴と
するデータ処理装置。