JPH04326426A - 命令解読回路 - Google Patents
命令解読回路Info
- Publication number
- JPH04326426A JPH04326426A JP9737291A JP9737291A JPH04326426A JP H04326426 A JPH04326426 A JP H04326426A JP 9737291 A JP9737291 A JP 9737291A JP 9737291 A JP9737291 A JP 9737291A JP H04326426 A JPH04326426 A JP H04326426A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- state
- output
- instruction decoder
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサに
用いられるマイクロプロブラム方式布線論理制御型の命
令解読回路に関する。
用いられるマイクロプロブラム方式布線論理制御型の命
令解読回路に関する。
【０００２】
【従来の技術】図５は、従来の命令解読回路図である。
図４は、この回路の動作を示すタイミングチャートであ
る。
る。
【０００３】図４（Ｃ）に示すロード信号Ｌが高レベル
になると、命令コードＩＣが命令レジスタ１０に保持さ
れ、かつ、ステートカウンタ１２がゼロクリアされる。 また、図４（Ａ）に示すクロックφ１を１／２分周した
図４（Ｂ）に示すクロックφ２が、ステートカウンタ１
２のクロック入力端子ＣＫに供給されて計数される。命
令レジスタ１０及びステートカウンタ１２の内容は、ダ
イナミック型命令デコーダ１４に供給され、ダイナミッ
ク型命令デコーダ１４は、命令コードＩＣで表される命
令を実行するためにＡＬＵ、レジスタ及びゲート等を制
御する一連の制御信号を、ステートカウンタ１２の計数
値に応じて順次出力する。
になると、命令コードＩＣが命令レジスタ１０に保持さ
れ、かつ、ステートカウンタ１２がゼロクリアされる。 また、図４（Ａ）に示すクロックφ１を１／２分周した
図４（Ｂ）に示すクロックφ２が、ステートカウンタ１
２のクロック入力端子ＣＫに供給されて計数される。命
令レジスタ１０及びステートカウンタ１２の内容は、ダ
イナミック型命令デコーダ１４に供給され、ダイナミッ
ク型命令デコーダ１４は、命令コードＩＣで表される命
令を実行するためにＡＬＵ、レジスタ及びゲート等を制
御する一連の制御信号を、ステートカウンタ１２の計数
値に応じて順次出力する。
【０００４】ダイナミック型命令デコーダ１４は、素子
数を少なくするために、配線をプリチャージ／ディスチ
ャージして素子間でデータを転送するダイナミック方式
をとっており、例えばＰＬＡで構成されている。図３は
、説明の簡単化のためにダイナミック型命令デコーダ１
４の構成を簡単化したＰＬＡを示す。
数を少なくするために、配線をプリチャージ／ディスチ
ャージして素子間でデータを転送するダイナミック方式
をとっており、例えばＰＬＡで構成されている。図３は
、説明の簡単化のためにダイナミック型命令デコーダ１
４の構成を簡単化したＰＬＡを示す。
【０００５】このＰＬＡは、ＡＮＤ項１４１とＯＲ項１
４２とからなり、○印は入力導線と出力導線との間を接
続する結合素子を示す。ＡＮＤ項入力導線Ｗ１〜Ｗ６は
、ダイナミック型命令デコーダ１４の入力線、すなわち
命令レジスタ１０及びステートカウンタ１２の出力線で
あり、ＯＲ項出力導線Ｙ１〜Ｙ４は、ダイナミック型命
令デコーダ１４の出力線である。ＡＮＤ項出力導線Ｘ１
〜Ｘ１０は、ＯＲ項１４２の入力導線でもある。論理和
を＋、論理積を・で表すと、例えばＯＲ項出力導線Ｙ１
の論理値は、次式で表される。
４２とからなり、○印は入力導線と出力導線との間を接
続する結合素子を示す。ＡＮＤ項入力導線Ｗ１〜Ｗ６は
、ダイナミック型命令デコーダ１４の入力線、すなわち
命令レジスタ１０及びステートカウンタ１２の出力線で
あり、ＯＲ項出力導線Ｙ１〜Ｙ４は、ダイナミック型命
令デコーダ１４の出力線である。ＡＮＤ項出力導線Ｘ１
〜Ｘ１０は、ＯＲ項１４２の入力導線でもある。論理和
を＋、論理積を・で表すと、例えばＯＲ項出力導線Ｙ１
の論理値は、次式で表される。
【０００６】
Ｙ１＝Ｗ３・Ｗ４・Ｗ５・Ｗ６＋Ｗ５＋Ｗ３・Ｗ５図４
において、ＡＮＤ項出力導線Ｘ１〜Ｘ１０は、クロック
φ１の奇数番目のサイクルＱ１、Ｑ３におけるパルスで
プリチャージＰ１１、Ｐ１２が行われ、プリチャージＰ
１１、Ｐ１２の後にそれぞれディスチャージＤ１１、Ｄ
１２が行われて、ＡＮＤ項出力導線Ｘ１〜Ｘ１０上にデ
ータがのる。ＯＲ項出力導線Ｙ１〜Ｔ４については、ク
ロックφ１の偶数番目のサイクルＱ２、Ｑ４におけるパ
ルスでプリチャージＰ２１、Ｐ２２が行われ、プリチャ
ージＰ２１、Ｐ２２の後にそれぞれディスチャージＤ２
１、Ｄ２２が行われて、ＡＮＤ項出力導線Ｘ１〜Ｘ１０
上にデータがのる。
において、ＡＮＤ項出力導線Ｘ１〜Ｘ１０は、クロック
φ１の奇数番目のサイクルＱ１、Ｑ３におけるパルスで
プリチャージＰ１１、Ｐ１２が行われ、プリチャージＰ
１１、Ｐ１２の後にそれぞれディスチャージＤ１１、Ｄ
１２が行われて、ＡＮＤ項出力導線Ｘ１〜Ｘ１０上にデ
ータがのる。ＯＲ項出力導線Ｙ１〜Ｔ４については、ク
ロックφ１の偶数番目のサイクルＱ２、Ｑ４におけるパ
ルスでプリチャージＰ２１、Ｐ２２が行われ、プリチャ
ージＰ２１、Ｐ２２の後にそれぞれディスチャージＤ２
１、Ｄ２２が行われて、ＡＮＤ項出力導線Ｘ１〜Ｘ１０
上にデータがのる。
【０００７】
【発明が解決しようとする課題】ところが、処理高速化
のために、クロックφ１の周期を短くすると、ＲＯＭに
格納された命令コードの読出し、命令レジスタ１０での
データ確定及び命令レジスタ１０の出力を命令デコーダ
１４の入力素子まで転送するのに時間が掛かるため、図
４（Ｄ）、（Ｅ）に示す如く、プリチャージＰ１１の期
間内にダイナミック型命令デコーダ１４の入力が定らず
（、ディスチャージＤ１１においてＡＮＤ項出力導線Ｘ
１〜Ｘ１０上のデータが不定となり、ディスチャージＤ
２１におけるＯＲ項出力導線Ｙ１〜Ｙ４上のデータを使
用することができなくなる。このため、各命令コードＩ
Ｒの実行において、サイクルＲ１をアイドルサイクルと
しなければならず、ＭＰＵの動作の高速化を妨げる原因
となっていた。
のために、クロックφ１の周期を短くすると、ＲＯＭに
格納された命令コードの読出し、命令レジスタ１０での
データ確定及び命令レジスタ１０の出力を命令デコーダ
１４の入力素子まで転送するのに時間が掛かるため、図
４（Ｄ）、（Ｅ）に示す如く、プリチャージＰ１１の期
間内にダイナミック型命令デコーダ１４の入力が定らず
（、ディスチャージＤ１１においてＡＮＤ項出力導線Ｘ
１〜Ｘ１０上のデータが不定となり、ディスチャージＤ
２１におけるＯＲ項出力導線Ｙ１〜Ｙ４上のデータを使
用することができなくなる。このため、各命令コードＩ
Ｒの実行において、サイクルＲ１をアイドルサイクルと
しなければならず、ＭＰＵの動作の高速化を妨げる原因
となっていた。
【０００８】本発明の目的は、このような問題点に鑑み
、アイドルサイクルを無くして処理を高速化することが
できる命令解読回路を提供することにある。
、アイドルサイクルを無くして処理を高速化することが
できる命令解読回路を提供することにある。
【０００９】
【課題を解決するための手段及びその作用】図１は、本
発明に係る命令解読回路の原理構成図である。この命令
解読回路は、次のような構成要素を備えている。
発明に係る命令解読回路の原理構成図である。この命令
解読回路は、次のような構成要素を備えている。
【００１０】１は命令レジスタであり、命令コードＩＲ
が保持される。２はステートカウンタであり、クロック
φを計数してステートを表す。３はスタティック型命令
デコーダであり、命令レジスタ１に保持された命令コー
ドＩＲで表される命令の第１ステート（命令フェッチ後
の最初のステート）を実行するための制御信号を生成す
る。４はダイナミック型命令デコーダであり、命令レジ
スタ１に保持された命令コードＩＲで表される命令の第
２ステート以降（第２ステートしかない場合は第２ステ
ートのみ）を実行するための制御信号を生成する。なお
、ダイナミック型は、配線をプリチャージ／ディスチャ
ージすることにより素子間でデータを転送するものであ
り、スタティック型は、配線をプリチャージ／ディスチ
ャージすることなく素子間でデータを転送するものであ
る。
が保持される。２はステートカウンタであり、クロック
φを計数してステートを表す。３はスタティック型命令
デコーダであり、命令レジスタ１に保持された命令コー
ドＩＲで表される命令の第１ステート（命令フェッチ後
の最初のステート）を実行するための制御信号を生成す
る。４はダイナミック型命令デコーダであり、命令レジ
スタ１に保持された命令コードＩＲで表される命令の第
２ステート以降（第２ステートしかない場合は第２ステ
ートのみ）を実行するための制御信号を生成する。なお
、ダイナミック型は、配線をプリチャージ／ディスチャ
ージすることにより素子間でデータを転送するものであ
り、スタティック型は、配線をプリチャージ／ディスチ
ャージすることなく素子間でデータを転送するものであ
る。
【００１１】処理高速化のために、クロックφの周期を
短くすると、従来では、例えば図４（Ｄ）、（Ｅ）に示
す如く、プリチャージＰ１１の期間内にダイナミック型
命令デコーダ１４の入力が定らず、サイクルＲ１をアイ
ドルサイクルにしなければなかったが、本発明では、ス
タティック型命令デコーダ１で、命令レジスタ１に保持
された命令コードＩＲで表される命令の第１ステートを
実行するための制御信号を生成するので、このアイドル
サイクルを無くして処理を高速化することができる。
短くすると、従来では、例えば図４（Ｄ）、（Ｅ）に示
す如く、プリチャージＰ１１の期間内にダイナミック型
命令デコーダ１４の入力が定らず、サイクルＲ１をアイ
ドルサイクルにしなければなかったが、本発明では、ス
タティック型命令デコーダ１で、命令レジスタ１に保持
された命令コードＩＲで表される命令の第１ステートを
実行するための制御信号を生成するので、このアイドル
サイクルを無くして処理を高速化することができる。
【００１２】また、スタテック型命令デコーダ３は、第
１ステートのみの制御信号を生成すればよいので、その
構成は比較的簡単となり、また、ダイナミック型命令デ
コーダ４は、この第１ステートの制御信号を生成しなく
てよいので、命令解読回路全体の素子数増大が避けられ
る。
１ステートのみの制御信号を生成すればよいので、その
構成は比較的簡単となり、また、ダイナミック型命令デ
コーダ４は、この第１ステートの制御信号を生成しなく
てよいので、命令解読回路全体の素子数増大が避けられ
る。
【００１３】
【実施例】以下、図面に基づいて本発明の一実施例を説
明する。
明する。
【００１４】図２は、マイクロプロセッサに用いられる
命令解読回路を示す。図５と同一構成要素には同一符号
を付してその説明を省略する。
命令解読回路を示す。図５と同一構成要素には同一符号
を付してその説明を省略する。
【００１５】ダイナミック型命令デコーダ１４Ａは、図
５に示すダイナミック型命令デコーダ１４と同様にＰＬ
Ａで構成されており、命令レジスタ１０に保持された命
令コードＩＣに対し、ステートカウンタ１２の計数値が
１以上のときにはダイナミック型命令デコーダ１４と同
一の出力を行うように構成されている。
５に示すダイナミック型命令デコーダ１４と同様にＰＬ
Ａで構成されており、命令レジスタ１０に保持された命
令コードＩＣに対し、ステートカウンタ１２の計数値が
１以上のときにはダイナミック型命令デコーダ１４と同
一の出力を行うように構成されている。
【００１６】これに対し、スタテック型命令デコーダ１
６は、スタティック動作を行い、素子間データ転送時に
配線に対しプリチャージ／ディスチャージを行わない。 スタテック型命令デコーダ１６には、命令レジスタ１０
に保持された命令コードＩＣが供給される。スタテック
型命令デコーダ１６は、命令コードＩＣで表される命令
の第１ステートを実行するための制御信号を、図５に示
すダイナミック型命令デコーダ１４に代わって出力する
。
６は、スタティック動作を行い、素子間データ転送時に
配線に対しプリチャージ／ディスチャージを行わない。 スタテック型命令デコーダ１６には、命令レジスタ１０
に保持された命令コードＩＣが供給される。スタテック
型命令デコーダ１６は、命令コードＩＣで表される命令
の第１ステートを実行するための制御信号を、図５に示
すダイナミック型命令デコーダ１４に代わって出力する
。
【００１７】スタテック型命令デコーダ１６の出力端子
は、セレクタ２０のａ側入力端子に接続され、ダイナミ
ック型命令デコーダ１４Ａの出力端子は、セレクタ２０
のｂ側入力端子に接続されている。セレクタ２０の制御
端子には、ステートカウンタ１２の計数値がナンドゲー
ト１８を介して接続されている。
は、セレクタ２０のａ側入力端子に接続され、ダイナミ
ック型命令デコーダ１４Ａの出力端子は、セレクタ２０
のｂ側入力端子に接続されている。セレクタ２０の制御
端子には、ステートカウンタ１２の計数値がナンドゲー
ト１８を介して接続されている。
【００１８】ナンドゲート１８の出力が低レベルのとき
、すなわちステートカウンタ１２の計数値が０のときに
は、セレクタ２０は、図示の如くその出力端子がａ側入
力端子に接続され、ナンドゲート１８の出力が高レベル
のとき、すなわちステートカウンタ１２の計数値が１以
上のときには、セレクタ２０は、その出力端子がｂ側入
力端子に接続される。
、すなわちステートカウンタ１２の計数値が０のときに
は、セレクタ２０は、図示の如くその出力端子がａ側入
力端子に接続され、ナンドゲート１８の出力が高レベル
のとき、すなわちステートカウンタ１２の計数値が１以
上のときには、セレクタ２０は、その出力端子がｂ側入
力端子に接続される。
【００１９】スタテック型命令デコーダ１６は、上記の
如く第１ステートのみの制御信号を生成すればよいので
、その構成は比較的簡単となり、また、ダイナミック型
命令デコーダ１４Ａは、この第１ステートの制御信号を
生成しなくてよいので、命令解読回路全体の複雑化が避
けられる。
如く第１ステートのみの制御信号を生成すればよいので
、その構成は比較的簡単となり、また、ダイナミック型
命令デコーダ１４Ａは、この第１ステートの制御信号を
生成しなくてよいので、命令解読回路全体の複雑化が避
けられる。
【００２０】次に、上記の如く構成された本実施例の動
作を説明する。
作を説明する。
【００２１】図４（Ｃ）に示すロード信号Ｌが高レベル
になると、命令レジスタ１０に命令コードＩＣが保持さ
れ、同時に、ステートカウンタ１２の内容が０クリアさ
れる。ナンドゲート１８の出力は低レベルとなり、セレ
クタ２０が図示の接続状態になる。スタテック型命令デ
コーダ１６の入力は、図４（Ａ）、（Ｄ）に示す如く、
サイクルＱ１におけるクロックφ１の立ち下がり付近で
確定し、スタテック型命令デコーダ１６の出力は、この
立ち下がりから図４（Ｂ）に示すサイクルＲ１内におい
て確定し、命令コードＩＣで表される命令を実行するた
めの第１ステートの制御信号がセレクタ２０から出力さ
れる。
になると、命令レジスタ１０に命令コードＩＣが保持さ
れ、同時に、ステートカウンタ１２の内容が０クリアさ
れる。ナンドゲート１８の出力は低レベルとなり、セレ
クタ２０が図示の接続状態になる。スタテック型命令デ
コーダ１６の入力は、図４（Ａ）、（Ｄ）に示す如く、
サイクルＱ１におけるクロックφ１の立ち下がり付近で
確定し、スタテック型命令デコーダ１６の出力は、この
立ち下がりから図４（Ｂ）に示すサイクルＲ１内におい
て確定し、命令コードＩＣで表される命令を実行するた
めの第１ステートの制御信号がセレクタ２０から出力さ
れる。
【００２２】したがって、従来ではアイドルサイクルで
あったサイクルＲ１を有効に利用することができ、ＭＰ
Ｕの処理が高速化される。
あったサイクルＲ１を有効に利用することができ、ＭＰ
Ｕの処理が高速化される。
【００２３】ステートカウンタ１２の計数値が１になる
と、ナンドゲート１８の出力は高レベルとなり、セレク
タ２０が図示と逆の接続状態になる。ダイナミック型命
令デコーダ１４Ａの入力値は、図４（Ｄ）に示す如くこ
の時点ですでに確定しているので、ダイナミック型命令
デコーダ１４Ａの出力は、図４（Ｆ）におけるディスチ
ャージＤ２２により確定する。この第２ステート以降の
動作は、従来と同一になる。
と、ナンドゲート１８の出力は高レベルとなり、セレク
タ２０が図示と逆の接続状態になる。ダイナミック型命
令デコーダ１４Ａの入力値は、図４（Ｄ）に示す如くこ
の時点ですでに確定しているので、ダイナミック型命令
デコーダ１４Ａの出力は、図４（Ｆ）におけるディスチ
ャージＤ２２により確定する。この第２ステート以降の
動作は、従来と同一になる。
【００２４】なお、本発明には外にも種々の変形例が含
まれる。例えば、第１ステートでダイナミック型命令デ
コーダ１４Ａの出力をハイインピーダンス状態にし、第
２ステート以降でステートカウンタ１２の出力をハイイ
ンピーダンス状態にすれば、ステートカウンタ１２とダ
イナミック型命令デコーダ１４Ａの出力を単に結線すれ
ばよく、セレクタ２０は不要となる。また、ナンドゲー
ト１８の出力をスタテック型命令デコーダ１６に供給せ
ずに、スタテック型命令デコーダ１６の並列出力の各ビ
ットをアンドゲートを介してセレクタ２０のａ側入力端
子に接続し、このアンドゲートの他方の入力端子にナン
ドゲート１８の出力を反転した信号を供給する構成であ
ってもよい。さらに、ダイナミック型命令デコーダ１４
Ａは、ＰＬＡに限定されず、ダイナミック動作によりデ
ータを転送するものであればよい。
まれる。例えば、第１ステートでダイナミック型命令デ
コーダ１４Ａの出力をハイインピーダンス状態にし、第
２ステート以降でステートカウンタ１２の出力をハイイ
ンピーダンス状態にすれば、ステートカウンタ１２とダ
イナミック型命令デコーダ１４Ａの出力を単に結線すれ
ばよく、セレクタ２０は不要となる。また、ナンドゲー
ト１８の出力をスタテック型命令デコーダ１６に供給せ
ずに、スタテック型命令デコーダ１６の並列出力の各ビ
ットをアンドゲートを介してセレクタ２０のａ側入力端
子に接続し、このアンドゲートの他方の入力端子にナン
ドゲート１８の出力を反転した信号を供給する構成であ
ってもよい。さらに、ダイナミック型命令デコーダ１４
Ａは、ＰＬＡに限定されず、ダイナミック動作によりデ
ータを転送するものであればよい。
【００２５】
【発明の効果】以上説明した如く、本発明に係る命令解
読回路では、スタティック型命令デコーダで、命令レジ
スタに保持された命令コードＩＲで表される命令の第１
ステートを実行するための制御信号を生成するので、簡
単な構成で、従来存在したアイドルサイクルを無くして
処理を高速化することができるという優れた効果を奏し
、マイクロプロセッサの処理高速化に寄与するところが
大きい。
読回路では、スタティック型命令デコーダで、命令レジ
スタに保持された命令コードＩＲで表される命令の第１
ステートを実行するための制御信号を生成するので、簡
単な構成で、従来存在したアイドルサイクルを無くして
処理を高速化することができるという優れた効果を奏し
、マイクロプロセッサの処理高速化に寄与するところが
大きい。
【図１】本発明の原理構成を示すブロック図である。
【図２】本発明の一実施例の命令解読回路図である。
【図３】ダイナミック型命令デコーダ１４を構成するＰ
ＬＡ回路図である。
ＬＡ回路図である。
【図４】命令解読回路のタイムチャートである。
【図５】従来の命令解読回路図である。
１０ 命令レジスタ
１２ ステートカウンタ
１４、１４Ａ ダイナミック型命令デコーダ１４１
ＡＮＤ項 １４２ ＯＲ項 １６ スタテック型命令デコーダ １８ ナンドゲート ２０ セレクタ Ｗ１〜Ｗ６ ＡＮＤ項入力導線 Ｘ１〜Ｘ１０ ＡＮＤ項出力導線 Ｙ１〜Ｙ４ ＯＲ項出力導線 ＩＣ 命令コード φ１、φ２ クロック Ｌ ロード信号
ＡＮＤ項 １４２ ＯＲ項 １６ スタテック型命令デコーダ １８ ナンドゲート ２０ セレクタ Ｗ１〜Ｗ６ ＡＮＤ項入力導線 Ｘ１〜Ｘ１０ ＡＮＤ項出力導線 Ｙ１〜Ｙ４ ＯＲ項出力導線 ＩＣ 命令コード φ１、φ２ クロック Ｌ ロード信号
Claims (1)
- 【請求項１】 命令コード（ＩＲ）が保持される命令
レジスタ（１）と、クロック（φ）を計数してステート
を表すステートカウンタ（２）と、該命令レジスタに保
持された命令コードで表される命令の第１ステートを実
行するための制御信号を生成するスタティック型命令デ
コーダ（３）と、該命令レジスタに保持された命令コー
ドで表される命令の第２ステート以降を実行するための
制御信号を生成するダイナミック型命令デコーダ（４）
と、を有することを特徴とする命令解読回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9737291A JPH04326426A (ja) | 1991-04-26 | 1991-04-26 | 命令解読回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9737291A JPH04326426A (ja) | 1991-04-26 | 1991-04-26 | 命令解読回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04326426A true JPH04326426A (ja) | 1992-11-16 |
Family
ID=14190682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9737291A Withdrawn JPH04326426A (ja) | 1991-04-26 | 1991-04-26 | 命令解読回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04326426A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06161778A (ja) * | 1992-11-26 | 1994-06-10 | Fujitsu Ltd | マルチフロー命令制御方法及び命令処理装置 |
-
1991
- 1991-04-26 JP JP9737291A patent/JPH04326426A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06161778A (ja) * | 1992-11-26 | 1994-06-10 | Fujitsu Ltd | マルチフロー命令制御方法及び命令処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4758945A (en) | Method for reducing power consumed by a static microprocessor | |
| US4748559A (en) | Apparatus for reducing power consumed by a static microprocessor | |
| US6420907B1 (en) | Method and apparatus for asynchronously controlling state information within a circuit | |
| NL8900608A (nl) | Programmeerbare verwerkingsinrichting voor integratie op grote schaal. | |
| US4387294A (en) | Shift register-latch circuit driven by clocks with half cycle phase deviation and usable with a serial alu | |
| JPH0573268A (ja) | 加算器 | |
| JP2937326B2 (ja) | 論理回路のテスト容易化回路 | |
| EP0143351A2 (en) | Memory device with a register interchange function | |
| JPH04326426A (ja) | 命令解読回路 | |
| EP0469543A2 (en) | Multiple interrupt handling circuit | |
| EP0087601A1 (en) | Integrated circuit mechanism for coupling multiple programmable logic arrays to a common bus | |
| US4723258A (en) | Counter circuit | |
| US5392229A (en) | Graphics processing apparatus with video memory for storing graphics data | |
| KR19990029006A (ko) | 확장 칩 선택 리셋 장치 및 방법 | |
| US20030121009A1 (en) | Method for generating register transfer level code | |
| JPH0721103A (ja) | データ転送装置 | |
| SU1262479A1 (ru) | Накапливающий сумматор | |
| JP2784001B2 (ja) | プログラマブルコントローラの命令処理回路 | |
| JPH0399354A (ja) | バス・コントローラ | |
| JP2690516B2 (ja) | リングカウンタ | |
| JP2771912B2 (ja) | ベクトル演算処理装置の演算制御方式 | |
| JPS6047612B2 (ja) | マイクロ命令出力制御方式 | |
| JPH0267665A (ja) | インタフェイス回路 | |
| US5325515A (en) | Single-component memory controller utilizing asynchronous state machines | |
| JPH05150949A (ja) | デイジタル乗算実行方法および装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |