JPH04326439A - キャッシュフラッシュ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ライトバック方式のキ
ャッシュ装置を持つ情報処理装置に於て、フラッシュ時
にフラッシュデータをすべてライトバッファに転送する
ことなく主記憶装置から読みだしたデータをキャッシュ
装置に格納することができるキャッシュフラッシュ制御
装置に関するものである。

【０００２】

【従来の技術】近年、情報処理装置における主記憶アク
セスの高速化の手段としてキャッシュ装置が使われてい
る。キャッシュ装置にはライトバック方式とライトスル
ー方式とがある。現在はライトバック方式が多くのシス
テムで使われている。以下図面を参照しながら、上記し
た従来のライトバック方式のキャッシュを持つ情報処理
装置の一例について説明する。

【０００３】図３は従来のライトバック方式のキャッシ
ュを持つ情報処理装置のブロック図を示すものである。 図３において、１はライトバック方式のキャッシュ装置
、２はライトバッファ、３はリードバッファ、４はＣＰ
Ｕ、５は主記憶装置、１００，１０１は出力制御回路、
１０２はインバータである。キャッシュ装置１の第１の
入出力と出力制御回路１００の入力と出力制御回路１０
１の出力が、バス１０で接続される。出力制御回路１０
０の出力とライトバッファ２の入力がバス１１で接続さ
れる。出力制御回路１０１の入力とリードバッファ３の
出力がバス１２で接続される。ライトバッファ２の出力
とリードバッファ３の入力と主記憶装置５の入出力がバ
ス１３で接続される。キャッシュ装置１の第２の入出力
とＣＰＵ４の入出力がバス１４で接続される。キャッシ
ュ装置１の制御信号出力と出力制御回路１０１の制御信
号入力とインバータ１０２の入力が信号線５０で接続さ
れ、インバータ１０２の出力と出力制御回路１００の制
御信号入力が信号線５１で接続される。

【０００４】以上のように構成されたライトバック方式
のキャッシュ装置を持つ情報処理装置について、以下そ
の動作について説明する。

【０００５】ＣＰＵ４がキャッシュ装置１に対しデータ
を要求したとき、キャッシュ装置１の選択されたエント
リにＣＰＵ４の要求したデータとは異なるデータが存在
し、かつそのデータがダーティーデータであった場合、
フラッシュが発生する。つまり、キャッシュ装置１の選
択されたエントリに格納されているダーティーデータを
主記憶装置５に書き込み、ＣＰＵ４の要求するデータを
主記憶装置５から読み出しキャッシュ装置１の選択され
たエントリに格納すると同時にＣＰＵ４にも転送すると
いう動作を行なう。ＣＰＵ４は要求を出してデータを受
け取るまでは次の命令を実行できないので待たされるこ
とになる。

【０００６】この動作はまず、キャッシュ装置１の選択
されたエントリのデータＦ１〜Ｆｎを制御信号５１を用
いてライトバッファ２に転送する。それと同時に主記憶
装置５からＣＰＵ４の要求するデータＤ１〜Ｄｎを読み
出しリードバッファ３に格納する。次にキャッシュ装置
１からライトバッファ２への転送が完了するのを待って
、リードバッファ３からキャッシュ装置１へ制御信号５
０を用いてデータＤ１〜Ｄｎを転送し、そのデータがＣ
ＰＵ４にも転送される。また同様に、主記憶装置５から
リードバッファ３への転送が完了するのを待ってライト
バッファ２から主記憶装置５へデータＦ１〜Ｆｎが転送
される。

【０００７】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、キャッシュ装置１からライトバッファ２
への転送が完了していないとリードバッファ３からキャ
ッシュ装置１およびＣＰＵ４にデータを転送することが
できない。即ち、ＣＰＵ４の要求したデータはキャッシ
ュ装置１からライトバッファ２への転送が完了するまで
ＣＰＵ４に転送されることがないという問題点を有して
いた。

【０００８】本発明は上記問題点に鑑み、キャッシュ装
置からライトバッファへの転送が完了してないときでも
ＣＰＵの要求するデータをＣＰＵに転送することができ
るキャッシュフラッシュ制御装置を提供することを目的
とする。

【０００９】

【課題を解決するための手段】上記問題点を解決するた
めに本発明の請求項１記載のキャッシュフラッシュ制御
装置は、１エントリにｎ個のデータを保持するライトバ
ック方式のキャッシュ装置と、主記憶装置と、前記キャ
ッシュ装置と前記主記憶装置の間のデータ転送を制御す
るフラッシュ制御回路とを備え、前記キャッシュ装置の
１エントリのデータＦ１〜ＦｎをデータＤ１〜Ｄｎで置
き換える場合、前記キャッシュ装置から前記主記憶装置
へｉ番目のデータであるＦｉの転送が完了した場合は、
前記主記憶装置から前記キャッシュ装置へ前記Ｄｉを転
送する制御をフラッシュ制御回路で行なう。

【００１０】さらに詳しく述べると本発明の請求項２記
載のキャッシュフラッシュ制御装置は、１エントリにｎ
個のデータを保持するライトバック方式のキャッシュ装
置と、ライトバッファと、リードバッファと、前記キャ
ッシュ装置と前記ライトバッファと前記リードバッファ
を制御するフラッシュ制御回路と、前記キャッシュ装置
の入出力と前記ライトバッファの入力と前記リードバッ
ファの出力を接続するバスとを備え、前記キャッシュ装
置の１エントリのデータＦ１〜ＦｎをデータＤ１〜Ｄｎ
で置き換える場合、前記キャッシュ装置から前記ライト
バッファへｉ番目のデータであるＦｉの転送が完了し且
つ前記リードバッファにｉ番目のデータであるＤｉが存
在する場合は、前記リードバッファから前記キャッシュ
装置へ前記Ｄｉを転送し、前記キャッシュ装置から前記
ライトバッファへｉ番目のデータであるＦｉの転送が完
了していないか前記リードバッファにｉ番目のデータで
あるＤｉが存在しない場合は、前記キャッシュ装置から
前記ライトバッファへ前記Ｆｉを転送する制御をフラッ
シュ制御回路で行なう。

【００１１】

【作用】また本発明の請求項１記載のキャッシュフラッ
シュ制御装置は、上記した構成によって、キャッシュ装
置の選択されたエントリのダーティーデータＦ１〜Ｆｎ
をＣＰＵの要求するデータＤ１〜Ｄｎで置き換えるフラ
ッシュ動作時に、キャッシュ装置の選択されたエントリ
のｉ番目のデータＦｉがすでに主記憶装置に転送されて
いる場合、データＤｉを主記憶装置からキャッシュ装置
へ転送することを優先させることにより、キャッシュ装
置から主記憶装置へ全てのデータの転送が完了していな
くてもＣＰＵの要求するデータＤｉをキャッシュ装置及
びＣＰＵに転送することができる。すなわち、ＣＰＵは
要求したデータを早く受け取ることができるのでＣＰＵ
が待たされる時間が少なくなる。

【００１２】また本発明の請求項２記載のキャッシュフ
ラッシュ制御装置は、上記した構成によって、キャッシ
ュ装置の選択されたエントリのダーティーデータＦ１〜
ＦｎをＣＰＵの要求するデータＤ１〜Ｄｎで置き換える
フラッシュ動作時に、キャッシュ装置の選択されたエン
トリのｉ番目のデータＦｉがすでにライトバッファに転
送されており、リードバッファにｉ番目のデータＤｉが
存在する場合はデータＤｉをリードバッファからキャッ
シュ装置へ転送することを優先させることにより、キャ
ッシュ装置からライトバッファへ全てのデータの転送が
完了していなくてもＣＰＵの要求するデータＤｉをキャ
ッシュ装置及びＣＰＵに転送することができる。すなわ
ち、ＣＰＵは要求したデータを早く受け取ることができ
るのでＣＰＵが待たされる時間が少なくなる。

【００１３】

【実施例】以下本発明の一実施例のキャッシュフラッシ
ュ制御装置をもつ情報処理装置について、図面を参照し
ながら説明する。図１は本発明の実施例におけるキャッ
シュフラッシュ制御装置を持つ情報処理装置のブロック
図を示すものである。

【００１４】図１において、１はライトバック方式のキ
ャッシュ装置、２はライトバッファ、３はリードバッフ
ァ、４はＣＰＵ、５は主記憶装置、６はフラッシュ制御
回路、１０，１１，１２，１３，１４はバス、５０，５
１は制御信号、５２はバリッド信号、５３はキャッシュ
装置１にデータを格納する準備ができた（空きがある）
ことを示す制御信号、１００，１０１，２００，２０１
は出力制御回路、２０２はセレクタ回路、２０３はキャ
ッシュ装置１のタグ部、２０４はキャッシュ装置１のデ
ータ部、３００はキャッシュフラッシュ装置のフィリッ
プフロップ、３０１はインバータである。３０２は制御
信号５２，５３を入力するＡＮＤ回路である。

【００１５】出力制御回路２００の出力と出力制御回路
２０１の入力と出力制御回路１００の入力と出力制御回
路１０１の出力がバス１０で接続される。出力制御回路
１００の出力とライトバッファ２の入力がバス１１で接
続される。出力制御回路１０１の入力とリードバッファ
３の出力がバス１２で接続される。ライトバッファ２の
出力とリードバッファ３の入力と主記憶装置５の入出力
がバス１３で接続される。出力制御回路２００の入力と
出力制御回路２０１の出力とセレクタ回路２０２の第１
の入出力とＣＰＵ４の入出力がバス１４で接続される。

【００１６】セレクタ回路２０２の第２の入出力がデー
タ部２０４の第１の入出力に接続され、セレクタ回路２
０２の第３の入出力がデータ部２０４の第２の入出力に
接続され、セレクタ回路２０２の第４の入出力がデータ
部２０４の第３の入出力に接続され、セレクタ回路２０
２の第５の入出力がデータ部２０４の第４の入出力に接
続されている。

【００１７】また、フィリップフロップ３００から出力
している制御信号５０は出力制御回路１０１の制御信号
入力と出力制御回路２０１の制御信号入力に入力され、
インバータ３０１から出力している制御信号５１は出力
制御回路１００の制御信号入力と出力制御回路２００の
制御信号入力に入力され、リードバッファ３から出力し
ているバリッド信号５２はフィリップフロップ３００の
データ入力に入力されている。

【００１８】図２は本発明のキャッシュフラッシュ制御
装置を持つ情報処理装置の動作例を示す波形図である。 図２において、制御信号５０はリードバッファ３のリー
ドイネーブルでかつキャッシュ装置１のライトイネーブ
ルであり、制御信号５１はキャッシュ装置１のリードイ
ネーブルでかつライトバッファ２のライトイネーブルで
ある。

【００１９】以上のように構成されたキャッシュフラッ
シュ制御装置について、以下図１及び図２を用いてその
動作を説明する。ＣＰＵ４がキャッシュ装置１にデータ
を要求したとき、キャッシュ装置１の選択されたエント
リにそのデータが存在せず代わりに他のダーティーデー
タが存在した場合、フラッシュが発生する。また、キャ
ッシュ装置１の１エントリのデータをライトバッファ２
に転送するときやリードバッファ３からキャッシュ装置
１に１エントリのデータを転送するときは４回に分けて
転送されるものとする。そこで、本実施例の中でＣＰＵ
１の要求したデータをＤ１，Ｄ２，Ｄ３，Ｄ４とし、フ
ラッシュされるデータをＦ１，Ｆ２，Ｆ３，Ｆ４とする
。

【００２０】バリッド信号５２は、主記憶５からリード
バッファ３に転送されたデータがまだ、キャッシュ装置
１に転送されていないときにアサートされる。制御信号
５１はバリッド信号５２がネゲートされているときにア
サートされ、バリッド信号５２がアサートされていると
きにネゲートされる。制御信号５０はバリッド信号５２
がネゲートされているときにネゲートされ、バリッド信
号５２がアサートされているときにアサートされる。制
御信号５１がアサートされると、フラッシュデータがキ
ャッシュ装置１からライトバッファ２に転送される。制
御信号５０がアサートされると、リードバッファ３から
キャッシュ装置１にＣＰＵ４の要求したデータが転送さ
れる。

【００２１】図２の１ｂではバリッド信号５２がネゲー
トされており、それによって制御信号５１はアサート、
制御信号５０はネゲートされる。２ａでは制御信号５１
がアサートされているのでキャッシュ装置１からライト
バッファ２へデータＦ１が転送される。２ｂではバリッ
ド信号５２がアサートされているので制御信号５１はネ
ゲート、制御信号５０はアサートされる。３ａでは制御
信号５０がアサートされているのでリードバッファ３か
らキャッシュ装置１にＤ１が転送される。この時同時に
ＣＰＵ４にも転送される。以下同様に制御されることに
よってフラッシュ動作が完了する。

【００２２】以上のように本実施例によれば、フラッシ
ュ制御回路６を設け、キャッシュ装置１の選択されてい
るエントリのｉ番目のデータＦｉがライトバッファ２に
転送されていて、且つリードバッファ３にｉ番目のデー
タＤｉが存在する場合、リードバッファ３からキャッシ
ュ装置１及びＣＰＵ４への転送を先に行なうことにより
、ＣＰＵ４の要求したデータをキャッシュ装置１に早く
格納し、ＣＰＵ４に転送することができる。そのため、
キャッシュ装置からライトバッファへ全てのデータを転
送するまえに、ＣＰＵは次の処理を行なうことができる
。

【００２３】なお、本実施例ではエントリ内のデータを
４つの場合を示したが、エントリ内のデータは２以上で
あれば同様な効果を得ることができる。また、リードバ
ッファ３またはライトバッファ２はなくてもよく、この
場合は制御信号５２は主記憶５から出力することにより
、直接主記憶５から転送することもできる。

【００２４】

【発明の効果】以上のように本発明の請求項１によれば
、キャッシュ装置の選択されたエントリのダーティーデ
ータＦ１〜ＦｎをＣＰＵの要求するデータＤ１〜Ｄｎで
置き換えるフラッシュ動作時に、キャッシュ装置の選択
されたエントリのｉ番目のデータＦｉがすでに主記憶装
置に転送されている場合、データＤｉを主記憶装置から
キャッシュ装置へ転送することを優先させることにより
、キャッシュ装置から主記憶装置へ全てのデータの転送
が完了していなくてもＣＰＵの要求するデータＤｉをキ
ャッシュ装置及びＣＰＵに転送することができる。すな
わち、ＣＰＵは要求したデータを早く受け取ることがで
きるのでＣＰＵが待たされる時間が少なくなる。

【００２５】本発明の請求項２によれば、フラッシュ動
作をする場合、キャッシュ装置からライトバッファへｉ
番目のデータであるＦｉの転送が完了し且つリードバッ
ファにｉ番目のデータであるＤｉが存在する場合はリー
ドバッファからキャッシュ装置へＤｉを転送し、キャッ
シュ装置からライトバッファへｉ番目のデータであるＦ
ｉの転送が完了していないかリードバッファにｉ番目の
データであるＤｉが存在しない場合はキャッシュ装置か
らライトバッファへＦｉを転送するという制御を行なう
フラッシュ制御回路を設けることにより、キャッシュ装
置からライトバッファへ全てのデータを転送するまえに
、ＣＰＵが要求するデータをキャッシュ装置及びＣＰＵ
に転送することができるので、ＣＰＵは次の処理を行な
うことができる。

【図面の簡単な説明】

【図１】本発明の一実施例におけるキャッシュフラッシ
ュ制御装置のブロック図である。

【図２】同実施例における動作説明のための動作波形図
である。

【図３】従来のキャッシュフラッシュ制御装置のブロッ
ク図である。

【符号の説明】

１　　ライトバック方式のキャッシュ装置２　　ライト
バッファ ３　　リードバッファ ４　　ＣＰＵ ５　　主記憶装置 ６　　フラッシュ制御装置 １０，１１，１２，１３，１４　　バス５０，５１，５
３　　制御信号 ５２　　バリッド信号 １００，１０１，２００，２０１　　出力制御回路２０
２　　セレクタ回路 ２０３　　キャッシュ装置のタグ部 ２０４　　キャッシュ装置のデータ部

Claims (2)

【特許請求の範囲】
1. 【請求項１】１エントリにｎ個のデータを保持するライ
   トバック方式のキャッシュ装置と、主記憶装置と、前記
   キャッシュ装置と前記主記憶装置の間のデータ転送を制
   御するフラッシュ制御回路とを備え、前記キャッシュ装
   置の１エントリのデータＦ１〜ＦｎをデータＤ１〜Ｄｎ
   で置き換える場合、前記キャッシュ装置から前記主記憶
   装置へｉ番目のデータであるＦｉの転送が完了した場合
   は、前記主記憶装置から前記キャッシュ装置へ前記Ｄｉ
   を転送する制御をフラッシュ制御回路で行なうことを特
   徴とするキャッシュフラッシュ制御装置。
2. 【請求項２】１エントリにｎ個のデータを保持するライ
   トバック方式のキャッシュ装置と、ライトバッファと、
   リードバッファと、前記キャッシュ装置と前記ライトバ
   ッファと前記リードバッファを制御するフラッシュ制御
   回路、前記キャッシュ装置の入出力と前記ライトバッフ
   ァの入力と前記リードバッファの出力を接続するバスと
   を備え、前記キャッシュ装置の１エントリのデータＦ１
   〜ＦｎをデータＤ１〜Ｄｎで置き換える場合、前記キャ
   ッシュ装置から前記ライトバッファへｉ番目のデータで
   あるＦｉの転送が完了し且つ前記リードバッファにｉ番
   目のデータであるＤｉが存在する場合は、前記リードバ
   ッファから前記キャッシュ装置へ前記Ｄｉを転送し、前
   記キャッシュ装置から前記ライトバッファへｉ番目のデ
   ータであるＦｉの転送が完了していないか前記リードバ
   ッファにｉ番目のデータであるＤｉが存在しない場合は
   、前記キャッシュ装置から前記ライトバッファへ前記Ｆ
   ｉを転送する制御をフラッシュ制御回路で行なうことを
   特徴とするキャッシュフラッシュ制御装置。