JPH04326565A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH04326565A JPH04326565A JP3096017A JP9601791A JPH04326565A JP H04326565 A JPH04326565 A JP H04326565A JP 3096017 A JP3096017 A JP 3096017A JP 9601791 A JP9601791 A JP 9601791A JP H04326565 A JPH04326565 A JP H04326565A
- Authority
- JP
- Japan
- Prior art keywords
- lsi
- chip
- power supply
- wiring
- internal circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にＬＳＩチップの内部回路への電源ノイズを低減
する機能を備えた半導体集積回路装置に関する。
し、特にＬＳＩチップの内部回路への電源ノイズを低減
する機能を備えた半導体集積回路装置に関する。
【０００２】
【従来の技術】近年、コンピュータの性能はますます高
速度のものが要求されて来ており、そのため、電子回路
は高速度，高集積度のＬＳＩチップ、及びＬＳＩチップ
を高密度に実装したフラットパッケージ型の半導体集積
回路装置が実現するに至っている。
速度のものが要求されて来ており、そのため、電子回路
は高速度，高集積度のＬＳＩチップ、及びＬＳＩチップ
を高密度に実装したフラットパッケージ型の半導体集積
回路装置が実現するに至っている。
【０００３】ＬＳＩチップは高速論理回路構成となって
いるため、これら回路の動作時にＬＳＩチップの供給電
源系にノイズが誘発され、内部回路に誤動作が発生しや
すい。この電源ノイズを吸収，低減し、誤動作を防止す
る方法として、ＬＳＩチップが搭載されているセラミッ
ク基板上のＬＳＩチップ近傍にコンデンサを搭載して実
現していた。従来のこの種の半導体集積回路装置の一例
を図５及び図６に示す。
いるため、これら回路の動作時にＬＳＩチップの供給電
源系にノイズが誘発され、内部回路に誤動作が発生しや
すい。この電源ノイズを吸収，低減し、誤動作を防止す
る方法として、ＬＳＩチップが搭載されているセラミッ
ク基板上のＬＳＩチップ近傍にコンデンサを搭載して実
現していた。従来のこの種の半導体集積回路装置の一例
を図５及び図６に示す。
【０００４】セラミック基板３は、周辺に設けられリー
ド４を介して外部回路と接続するための複数の電極３１
と、ＬＳＩ搭載部３６と、このＬＳＩ搭載部３６に設け
られＬＳＩチップの各電極とそれぞれ対応して接続する
ための複数のパッド３３と、これらパッド３３と対応す
る電極３１とを接続する配線３４及びスルーホール３５
と、配線３４のうちの特定の配線、例えば電源配線及び
接地配線とスルーホール３５を介して接続するパッド３
２とを備えた構造となっている。
ド４を介して外部回路と接続するための複数の電極３１
と、ＬＳＩ搭載部３６と、このＬＳＩ搭載部３６に設け
られＬＳＩチップの各電極とそれぞれ対応して接続する
ための複数のパッド３３と、これらパッド３３と対応す
る電極３１とを接続する配線３４及びスルーホール３５
と、配線３４のうちの特定の配線、例えば電源配線及び
接地配線とスルーホール３５を介して接続するパッド３
２とを備えた構造となっている。
【０００５】このセラミック基板３のＬＳＩ搭載部３６
にＬＳＩチップ１ｄを搭載固着し、ＬＳＩチップ１ｄの
各パッド１５とＬＳＩ搭載部３６に設けられた各パッド
３３とをボンディング線６によりそれぞれ対応して接続
し、ＬＳＩ搭載部３６にキャップ７を被せ封止する。
にＬＳＩチップ１ｄを搭載固着し、ＬＳＩチップ１ｄの
各パッド１５とＬＳＩ搭載部３６に設けられた各パッド
３３とをボンディング線６によりそれぞれ対応して接続
し、ＬＳＩ搭載部３６にキャップ７を被せ封止する。
【０００６】また電源配線及び接地配線と接続するパッ
ド３２には、チップコンデンサ５ａ，５ｂを接続する。 このチップコンデンサ５ａ，５ｂにより、ＬＳＩチップ
１ｄの内部回路に誘発される電源ノイズを吸収，低減し
、内部回路の誤動作を防止する構成となっていた。
ド３２には、チップコンデンサ５ａ，５ｂを接続する。 このチップコンデンサ５ａ，５ｂにより、ＬＳＩチップ
１ｄの内部回路に誘発される電源ノイズを吸収，低減し
、内部回路の誤動作を防止する構成となっていた。
【０００７】
【発明が解決しようとする課題】この従来の半導体集積
回路装置では、電源ノイズを吸収，低減し内部回路の誤
動作を防止するためのチップコンデンサ５ａ，５ｂを、
セラミック基板３上に搭載した構造となっているので、
ＬＳＩチップ１ｄ内の電源配線及び接地配線とチップコ
ンデンサ５ａ，５ｂの距離が長くなるために電源ノイズ
の吸収，低減効果が充分得られないという問題点があっ
た。また、セラミック基板３のサイズがチップコンデン
サ５ａ，５ｂを搭載する分だけ大きくなるという欠点が
あった。
回路装置では、電源ノイズを吸収，低減し内部回路の誤
動作を防止するためのチップコンデンサ５ａ，５ｂを、
セラミック基板３上に搭載した構造となっているので、
ＬＳＩチップ１ｄ内の電源配線及び接地配線とチップコ
ンデンサ５ａ，５ｂの距離が長くなるために電源ノイズ
の吸収，低減効果が充分得られないという問題点があっ
た。また、セラミック基板３のサイズがチップコンデン
サ５ａ，５ｂを搭載する分だけ大きくなるという欠点が
あった。
【０００８】本発明の目的は、電源ノイズの吸収，低減
効果が十分得られて誤動作の発生を確実に防止し、しか
もセラミック基板のサイズを小さくすることができる半
導体集積回路装置を提供することにある。
効果が十分得られて誤動作の発生を確実に防止し、しか
もセラミック基板のサイズを小さくすることができる半
導体集積回路装置を提供することにある。
【０００９】
【課題を解決するための手段】第１の発明の半導体集積
回路装置は、内部回路が形成されたＬＳＩ基板、このＬ
ＳＩ基板上に形成され前記内部回路へ外部からの電源を
供給するための電源配線及びこの電源配線と接続する電
源用のパッド、並びに前記ＬＳＩ基板上に形成され前記
内部回路へ接地電位を供給するための接地配線及びこの
接地配線と接続する接地用のパッドを備えたＬＳＩチッ
プと、このＬＳＩチップ上に設けられ第１及び第２の電
極を前記電源配線及び接地配線とそれぞれ対応して接続
するチップコンデンサとを有している。
回路装置は、内部回路が形成されたＬＳＩ基板、このＬ
ＳＩ基板上に形成され前記内部回路へ外部からの電源を
供給するための電源配線及びこの電源配線と接続する電
源用のパッド、並びに前記ＬＳＩ基板上に形成され前記
内部回路へ接地電位を供給するための接地配線及びこの
接地配線と接続する接地用のパッドを備えたＬＳＩチッ
プと、このＬＳＩチップ上に設けられ第１及び第２の電
極を前記電源配線及び接地配線とそれぞれ対応して接続
するチップコンデンサとを有している。
【００１０】第２の発明の半導体集積回路装置は、内部
回路が形成されたＬＳＩ基板、このＬＳＩ基板上に形成
され前記内部回路へ外部からの電源を供給するための電
源配線及びこの電源配線と接続する電源用のパッド、前
記ＬＳＩ基板上に形成され前記内部回路へ接地電位を供
給するための接地配線及びこの接地配線と接続する接地
用のパッド、並びに前記ＬＳＩ基板上に形成され前記電
源配線及び接地配線とそれぞれ対応して接続する第１及
び第２のコンデンサ接続用のパッドを備えたＬＳＩチッ
プと、このＬＳＩチップ上に設けられ第１及び第２の電
極を前記第１及び第２のコンデンサ接続用のパッドとそ
れぞれ対応して接続するチップコンデンサとを有してい
る。
回路が形成されたＬＳＩ基板、このＬＳＩ基板上に形成
され前記内部回路へ外部からの電源を供給するための電
源配線及びこの電源配線と接続する電源用のパッド、前
記ＬＳＩ基板上に形成され前記内部回路へ接地電位を供
給するための接地配線及びこの接地配線と接続する接地
用のパッド、並びに前記ＬＳＩ基板上に形成され前記電
源配線及び接地配線とそれぞれ対応して接続する第１及
び第２のコンデンサ接続用のパッドを備えたＬＳＩチッ
プと、このＬＳＩチップ上に設けられ第１及び第２の電
極を前記第１及び第２のコンデンサ接続用のパッドとそ
れぞれ対応して接続するチップコンデンサとを有してい
る。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１２】図１（ａ），（ｂ）はそれぞれ第１の発明
の第１の実施例の、チップコンデンサを搭載したＬＳＩ
チップの平面図及び断面図である。
の第１の実施例の、チップコンデンサを搭載したＬＳＩ
チップの平面図及び断面図である。
【００１３】この実施例は、内部回路が形成されたＬＳ
Ｉ基板１１、このＬＳＩ基板１１上に形成され前記内部
回路へ電源を供給するための電源配線１２及びこの電源
配線１２と接続する電源用のパッド１５ａ、並びにＬＳ
Ｉ基板１１上に形成され前記内部回路へ接地電位を供給
するための接地配線１３及びこの接地配線１３と接続す
る接地用のパッド１５ｂを備えたＬＳＩチップ１上に、
第１及び第２の電極を直接電源配線１２及び接地配線１
３とそれぞれ対応して接続するチップコンデンサ２を設
けた構造となっている。
Ｉ基板１１、このＬＳＩ基板１１上に形成され前記内部
回路へ電源を供給するための電源配線１２及びこの電源
配線１２と接続する電源用のパッド１５ａ、並びにＬＳ
Ｉ基板１１上に形成され前記内部回路へ接地電位を供給
するための接地配線１３及びこの接地配線１３と接続す
る接地用のパッド１５ｂを備えたＬＳＩチップ１上に、
第１及び第２の電極を直接電源配線１２及び接地配線１
３とそれぞれ対応して接続するチップコンデンサ２を設
けた構造となっている。
【００１４】なお、ＬＳＩチップ１には、上述のほか、
信号線用のパッド１５が含まれており、電源配線１２及
び接地配線１３上のチップコデンサ２の各電極を接続す
る部分、パッド１５，１５ａ，１５ｂの部分が露出する
ように、上面を覆ってポリイミド等によるカバー膜１４
が形成されている。
信号線用のパッド１５が含まれており、電源配線１２及
び接地配線１３上のチップコデンサ２の各電極を接続す
る部分、パッド１５，１５ａ，１５ｂの部分が露出する
ように、上面を覆ってポリイミド等によるカバー膜１４
が形成されている。
【００１５】このチップコンデンサ２を搭載したＬＳＩ
チップ１は、図５，図６に示された従来の半導体集積回
路装置と同様の方法でセラミック基板に搭載される。
チップ１は、図５，図６に示された従来の半導体集積回
路装置と同様の方法でセラミック基板に搭載される。
【００１６】この際、電源ノイズを吸収，低減するため
のコンデンサは、本発明においては、チップコンデンサ
２としてＬＳＩチップ１上に搭載されているので、従来
例のようにセラミック基板上に設ける必要がなく、セラ
ミック基板の面積を小さくすることができる。また、チ
ップコンデンサ２がＬＳＩチップ１の内部回路に最も近
接して設けられるので、電源ノイズの吸収，低減効果を
最大にすることができ、内部回路の誤動作を確実に防止
することができる。
のコンデンサは、本発明においては、チップコンデンサ
２としてＬＳＩチップ１上に搭載されているので、従来
例のようにセラミック基板上に設ける必要がなく、セラ
ミック基板の面積を小さくすることができる。また、チ
ップコンデンサ２がＬＳＩチップ１の内部回路に最も近
接して設けられるので、電源ノイズの吸収，低減効果を
最大にすることができ、内部回路の誤動作を確実に防止
することができる。
【００１７】図２（ａ），（ｂ）はそれぞれ第１の発明
の第２の実施例の、チップコンデンサを搭載したＬＳＩ
チップの平面図及び断面図である。
の第２の実施例の、チップコンデンサを搭載したＬＳＩ
チップの平面図及び断面図である。
【００１８】この実施例のＬＳＩチップ１ａには、電源
配線１２ａ，１２ｂ及び接地配線１３ａ，１３ｂが２つ
の層に形成されており、これら各層の電源配線−接地配
線（１２ａ−１３ａ），（１２ｂ−１３ｂ）間にチップ
コンデンサ２ａ，２ｂがそれぞれ対応して接続されてい
る。
配線１２ａ，１２ｂ及び接地配線１３ａ，１３ｂが２つ
の層に形成されており、これら各層の電源配線−接地配
線（１２ａ−１３ａ），（１２ｂ−１３ｂ）間にチップ
コンデンサ２ａ，２ｂがそれぞれ対応して接続されてい
る。
【００１９】この実施例も第１の実施例と同様の効果が
ある。
ある。
【００２０】図３は第２の発明の第１の実施例の、チッ
プコンデンサを搭載したＬＳＩチップの斜視図である。
プコンデンサを搭載したＬＳＩチップの斜視図である。
【００２１】この実施例は、内部回路が形成されたＬＳ
Ｉ基板１１ｂ、このＬＳＩ基板１１ｂ上に形成され前記
内部回路へ外部からの電源を供給するための電源配線１
２ｃ及びこの電源配線１２ｃと接続する電源用のパッド
１５ｅ、ＬＳＩ基板１１ｂ上に形成され前記内部回路へ
接地電位を供給するための接地配線１３ｃ及びこの接地
配線１３ｃと接続する接地用のパッド１５ｆ、並びにＬ
ＳＩ基板１１ｂ上に形成され電源配線１２ｃ接地配線１
３ｃとそれぞれ対応して接続する第１及び第２のコンデ
ンサ接続用のパッド１５ｇ，１５ｈを備えたＬＳＩチッ
プ１ｂ上に、第１及び第２の電極を第１及び第２のコン
デンサ接続用のパッド１５ｇ，１５ｈとそれぞれ対応し
て接続するチップコンデンサ２ｃを設けた構造となって
いる。なお、カバー膜は省略してある。
Ｉ基板１１ｂ、このＬＳＩ基板１１ｂ上に形成され前記
内部回路へ外部からの電源を供給するための電源配線１
２ｃ及びこの電源配線１２ｃと接続する電源用のパッド
１５ｅ、ＬＳＩ基板１１ｂ上に形成され前記内部回路へ
接地電位を供給するための接地配線１３ｃ及びこの接地
配線１３ｃと接続する接地用のパッド１５ｆ、並びにＬ
ＳＩ基板１１ｂ上に形成され電源配線１２ｃ接地配線１
３ｃとそれぞれ対応して接続する第１及び第２のコンデ
ンサ接続用のパッド１５ｇ，１５ｈを備えたＬＳＩチッ
プ１ｂ上に、第１及び第２の電極を第１及び第２のコン
デンサ接続用のパッド１５ｇ，１５ｈとそれぞれ対応し
て接続するチップコンデンサ２ｃを設けた構造となって
いる。なお、カバー膜は省略してある。
【００２２】この実施例においては、第１の発明と同様
の効果があるほか、チップコンデンサ２ｃの搭載位置を
任意に選定できるという利点がある。
の効果があるほか、チップコンデンサ２ｃの搭載位置を
任意に選定できるという利点がある。
【００２３】図４は第２の発明の第２の実施例の、チッ
プコンデンサを搭載したＬＳＩチップの斜視図である。
プコンデンサを搭載したＬＳＩチップの斜視図である。
【００２４】この実施例のＬＳＩチップ１ｃには、外部
からの電源が３系統に分割されて供給されており、これ
ら３系統の各電源配線−接地配線間にそれぞれ対応して
チップコンデンサ２ｄ，２ｅ，２ｆを設けたものである
。
からの電源が３系統に分割されて供給されており、これ
ら３系統の各電源配線−接地配線間にそれぞれ対応して
チップコンデンサ２ｄ，２ｅ，２ｆを設けたものである
。
【００２５】この実施例においても図３に示された実施
例と同様の効果及び利点がある。
例と同様の効果及び利点がある。
【００２６】
【発明の効果】以上説明したように本発明は、ＬＳＩチ
ップ上の電源配線及び接地配線間に、直接またはパッド
を介してチップコンデンサを接続する構造とすることに
より、このＬＳＩチップを搭載するセラミック基板に電
源ノイズを吸収，低減するためのコンデンサを設ける必
要がないのでセラミック基板の面積を小さくすることが
でき、しかもこのコンデンサをＬＳＩチップの内部回路
に最も近接して設けられるので、内部回路の誤動作を確
実に防止することができる効果がある。
ップ上の電源配線及び接地配線間に、直接またはパッド
を介してチップコンデンサを接続する構造とすることに
より、このＬＳＩチップを搭載するセラミック基板に電
源ノイズを吸収，低減するためのコンデンサを設ける必
要がないのでセラミック基板の面積を小さくすることが
でき、しかもこのコンデンサをＬＳＩチップの内部回路
に最も近接して設けられるので、内部回路の誤動作を確
実に防止することができる効果がある。
【図１】第１の発明の第１の実施例の、チップコンデン
サを搭載したＬＳＩチップの平面図及び断面図である。
サを搭載したＬＳＩチップの平面図及び断面図である。
【図２】第１の発明の第２の実施例の、チップコンデン
サを搭載したＬＳＩチップの平面図及び断面図である。
サを搭載したＬＳＩチップの平面図及び断面図である。
【図３】第２の発明の第１の実施例の、チップコンデン
サを搭載したＬＳＩチップの斜視図である。
サを搭載したＬＳＩチップの斜視図である。
【図４】第２の発明の第２の実施例の、チップコンデン
サを搭載したＬＳＩチップの斜視図である。
サを搭載したＬＳＩチップの斜視図である。
【図５】従来の半導体集積回路装置の一例を示す平面図
である。
である。
【図６】図５に示された半導体集積回路装置の断面図で
ある。
ある。
１，１ａ〜１ｄ ＬＳＩチップ
２，２ａ〜２ｆ チップコンデンサ３ セ
ラミック基板 ４ リード ５ａ，５ｂ チップコンデンサ ６ ボンディング線 ７ キャップ １１，１１ａ〜１１ｃ ＬＳＩ基板１２，１２ａ
〜１２ｅ 電源配線１３，１３ａ〜１３ｄ
接地配線１４，１４ａ カバー膜 １５，１５ａ〜１５ｋ，１５ｍ，１５ｎ，１５ｐ
パッド １６ 絶縁膜 ３１ 電極 ３２，３３ パッド ３４ 配線 ３５ スルーホール ３６ ＬＳＩ搭載部
ラミック基板 ４ リード ５ａ，５ｂ チップコンデンサ ６ ボンディング線 ７ キャップ １１，１１ａ〜１１ｃ ＬＳＩ基板１２，１２ａ
〜１２ｅ 電源配線１３，１３ａ〜１３ｄ
接地配線１４，１４ａ カバー膜 １５，１５ａ〜１５ｋ，１５ｍ，１５ｎ，１５ｐ
パッド １６ 絶縁膜 ３１ 電極 ３２，３３ パッド ３４ 配線 ３５ スルーホール ３６ ＬＳＩ搭載部
Claims (2)
- 【請求項１】 内部回路が形成されたＬＳＩ基板、こ
のＬＳＩ基板上に形成され前記内部回路へ外部からの電
源を供給するための電源配線及びこの電源配線と接続す
る電源用のパッド、並びに前記ＬＳＩ基板上に形成され
前記内部回路へ接地電位を供給するための接地配線及び
この接地配線と接続する接地用のパッドを備えたＬＳＩ
チップと、このＬＳＩチップ上に設けられ第１及び第２
の電極を前記電源配線及び接地配線とそれぞれ対応して
接続するチップコンデンサとを有することを特徴とする
半導体集積回路装置。 - 【請求項２】 内部回路が形成されたＬＳＩ基板、こ
のＬＳＩ基板上に形成され前記内部回路へ外部からの電
源を供給するための電源配線及びこの電源配線と接続す
る電源用のパッド、前記ＬＳＩ基板上に形成され前記内
部回路へ接地電位を供給するための接地配線及びこの接
地配線と接続する接地用のパッド、並びに前記ＬＳＩ基
板上に形成され前記電源配線及び接地配線とそれぞれ対
応して接続する第１及び第２のコンデンサ接続用のパッ
ドを備えたＬＳＩチップと、このＬＳＩチップ上に設け
られ第１及び第２の電極を前記第１及び第２のコンデン
サ接続用のパッドとそれぞれ対応して接続するチップコ
ンデンサとを有することを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096017A JPH04326565A (ja) | 1991-04-26 | 1991-04-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096017A JPH04326565A (ja) | 1991-04-26 | 1991-04-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04326565A true JPH04326565A (ja) | 1992-11-16 |
Family
ID=14153484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3096017A Pending JPH04326565A (ja) | 1991-04-26 | 1991-04-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04326565A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0716449A3 (en) * | 1994-12-09 | 1998-04-29 | Sun Microsystems, Inc. | Method for direct attachment of an on-chip bypass capacitor in an integrated circuit |
| WO2001024262A1 (de) * | 1999-09-30 | 2001-04-05 | Infineon Technologies Ag | Emv-optimierte on-chip-stromversorgung |
| GB2395601A (en) * | 2002-11-22 | 2004-05-26 | Via Tech Inc | Noise eliminating system on chip and method of manufacture |
-
1991
- 1991-04-26 JP JP3096017A patent/JPH04326565A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0716449A3 (en) * | 1994-12-09 | 1998-04-29 | Sun Microsystems, Inc. | Method for direct attachment of an on-chip bypass capacitor in an integrated circuit |
| WO2001024262A1 (de) * | 1999-09-30 | 2001-04-05 | Infineon Technologies Ag | Emv-optimierte on-chip-stromversorgung |
| US6646475B2 (en) | 1999-09-30 | 2003-11-11 | Infineon Technologies Ag | On-chip power supply with optimized electromagnetic compatibility |
| GB2395601A (en) * | 2002-11-22 | 2004-05-26 | Via Tech Inc | Noise eliminating system on chip and method of manufacture |
| GB2395601B (en) * | 2002-11-22 | 2005-09-28 | Via Tech Inc | IC package comprising noise filtering device |
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