JPS5972152A - マスタスライス方式集積回路 - Google Patents
マスタスライス方式集積回路Info
- Publication number
- JPS5972152A JPS5972152A JP57182316A JP18231682A JPS5972152A JP S5972152 A JPS5972152 A JP S5972152A JP 57182316 A JP57182316 A JP 57182316A JP 18231682 A JP18231682 A JP 18231682A JP S5972152 A JPS5972152 A JP S5972152A
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- JP
- Japan
- Prior art keywords
- power supply
- supply
- wirings
- integrated circuit
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、マスタスライス方式集積回路にかがシ、特に
マスタスライス方式集積回路の改良に関するものである
。
マスタスライス方式集積回路の改良に関するものである
。
一般に、マスタスライス方式集積回路を含む半導体集積
回路においては、電源に重畳する高周波ノイズ（以下、
電源ノイズと呼ぶ）が半導体集積回路チップ（以下チッ
プと呼ぶ）内の論理誤動作の原因になる場合が多い。
回路においては、電源に重畳する高周波ノイズ（以下、
電源ノイズと呼ぶ）が半導体集積回路チップ（以下チッ
プと呼ぶ）内の論理誤動作の原因になる場合が多い。
上記電源ノイズを防ぐためには１例えば第１図に示すよ
うにコンデンサＣｅ半導体集積回路チップ１の外で、電
源間（例えば集積回路に電源を供給する電源装置の電源
端子とアース端子間）に挿入し電源ノイズの高周波成分
を分流してチップ内部の誤動作を抑えるという処置がな
されることが多い。なお第１図において２と３は電源に
つながるべき外付配線である。しかし上記方法ではチッ
プ内部のある箇所に位置する素子の電気的動作に起因す
る電源電位の変動が、他の箇所に位置する素子に対する
影響を防止する対策となっていない。
うにコンデンサＣｅ半導体集積回路チップ１の外で、電
源間（例えば集積回路に電源を供給する電源装置の電源
端子とアース端子間）に挿入し電源ノイズの高周波成分
を分流してチップ内部の誤動作を抑えるという処置がな
されることが多い。なお第１図において２と３は電源に
つながるべき外付配線である。しかし上記方法ではチッ
プ内部のある箇所に位置する素子の電気的動作に起因す
る電源電位の変動が、他の箇所に位置する素子に対する
影響を防止する対策となっていない。
本発明は、上記問題点に対処してなされたもので、その
目的は電源ノイズの緩和に対する効果を有スる１スタス
ライス方式集積回路を提供するにある。
目的は電源ノイズの緩和に対する効果を有スる１スタス
ライス方式集積回路を提供するにある。
本発明によるマスタスライス方式集積回路は。
任意の論理機能全有する回路単位全１チツプ上に複数個
備え前記回路単位間の電気的接続を行なうことによって
所望の論理機能を有するようにしたマスタスライス方式
集積回路において、前記回路単位各々に電源を供給する
複数本の電源配線と、前記回路単位各々に前記電源配線
とは異なる電位の電源を供給する複数本の電源配線とを
互いに異なる層に直交する方向に設け、かつ前記２種の
電源配線の交差部にコンデンサを設けたことを特徴とす
るマスタスライス方式集積回路にある。
備え前記回路単位間の電気的接続を行なうことによって
所望の論理機能を有するようにしたマスタスライス方式
集積回路において、前記回路単位各々に電源を供給する
複数本の電源配線と、前記回路単位各々に前記電源配線
とは異なる電位の電源を供給する複数本の電源配線とを
互いに異なる層に直交する方向に設け、かつ前記２種の
電源配線の交差部にコンデンサを設けたことを特徴とす
るマスタスライス方式集積回路にある。
以下、実施例に基き本発明の詳細な説明する。
添付図面に示す例について説明する。
第２図は、本発明に依るマスタスライス方式集積回路の
構成金示す説明図である。第２図で鎖線で囲まれた領域
が１つのセルＡｌｊを構成し、チップ上に行列状に配列
されている。電源がパッド４及び５から各々櫛目状の電
源配線６（実線）及び７（破線）に延びて、チップ上の
すべてのセルに電源の供給がなされる様に敷設されてい
る。ここで、電源配線６と７は、互に層間絶縁膜によっ
て絶縁され、各セルに異なる電位の電源を供給するもの
とする。本発明は、第２図における電源配線６と７の交
差部にコンデンサを設けることにょフ、電源ノイズの防
止に役立たせようとするものである。第３図は、第２図
のｆｆ１ｓ分拡大図であ夛、同一符号は＠２図と同様の
ものを表わす。斜線部８がコンデンサ部を表わし、上記
コンデンサはチップ内部の素子の電気的動作に起因する
電源ノイズの高周波成分をチップ内部で分流して、セル
の論理誤動作を防ぐ効果音もつ。即ち、上記コンデンサ
はチップ内部における電源電位の安定化の役割を果たす
。第３図においては、コンデンサ容量を大きくとるため
に、７の電源配線を、電源配線６の交差部で若干太くし
ている。
構成金示す説明図である。第２図で鎖線で囲まれた領域
が１つのセルＡｌｊを構成し、チップ上に行列状に配列
されている。電源がパッド４及び５から各々櫛目状の電
源配線６（実線）及び７（破線）に延びて、チップ上の
すべてのセルに電源の供給がなされる様に敷設されてい
る。ここで、電源配線６と７は、互に層間絶縁膜によっ
て絶縁され、各セルに異なる電位の電源を供給するもの
とする。本発明は、第２図における電源配線６と７の交
差部にコンデンサを設けることにょフ、電源ノイズの防
止に役立たせようとするものである。第３図は、第２図
のｆｆ１ｓ分拡大図であ夛、同一符号は＠２図と同様の
ものを表わす。斜線部８がコンデンサ部を表わし、上記
コンデンサはチップ内部の素子の電気的動作に起因する
電源ノイズの高周波成分をチップ内部で分流して、セル
の論理誤動作を防ぐ効果音もつ。即ち、上記コンデンサ
はチップ内部における電源電位の安定化の役割を果たす
。第３図においては、コンデンサ容量を大きくとるため
に、７の電源配線を、電源配線６の交差部で若干太くし
ている。
次に１本発明に用いられるコンデンサの構造例全第４図
に示す。第４図で、９は半導体基板、１０は半導体基板
９と、第１の配線層１１とを絶縁するシリコン酸化膜、
１２は第１の配線層１１と第２の配線層１３とを絶縁す
るシリコン酸化膜である。１４は通常のフォトリソグラ
フィ技術でパターニングを行ない、エツチングして厚さ
５００λ程度に薄くしたシリコン酸化膜である。
に示す。第４図で、９は半導体基板、１０は半導体基板
９と、第１の配線層１１とを絶縁するシリコン酸化膜、
１２は第１の配線層１１と第２の配線層１３とを絶縁す
るシリコン酸化膜である。１４は通常のフォトリソグラ
フィ技術でパターニングを行ない、エツチングして厚さ
５００λ程度に薄くしたシリコン酸化膜である。
一般にマスタスライス方式集積回路は、コンビーータを
用いた自動デザインシステムでセルの自動配置、及びセ
ル間の自動配線全行なっている。
用いた自動デザインシステムでセルの自動配置、及びセ
ル間の自動配線全行なっている。
このため、如何なるセルの自動配置に対しても回路の信
頼性を満足するために、割合太い電源配線幅を必要とす
るので、第２図の構成をもつマスタスライス集積回路で
は異種電源配線の交差部に割合大きい面積をとることが
でき、第４図の例の如きコンデンサの容量は、比較的大
きくとることができる。
頼性を満足するために、割合太い電源配線幅を必要とす
るので、第２図の構成をもつマスタスライス集積回路で
は異種電源配線の交差部に割合大きい面積をとることが
でき、第４図の例の如きコンデンサの容量は、比較的大
きくとることができる。
以上の説明でわかるように、本発明によればマスタスラ
イス方式集積回路の異種重罪配線を、互いに異なる層に
、互いに直交する方向に敷設し、かつ上記異種電源配線
の交差部にコンデンサを設けることによって、電源に重
畳する高周波成分を分流せしめ、よって電源ノイズの緩
和に効果を有するマスタスライス方式集積回路を得るこ
とができる。
イス方式集積回路の異種重罪配線を、互いに異なる層に
、互いに直交する方向に敷設し、かつ上記異種電源配線
の交差部にコンデンサを設けることによって、電源に重
畳する高周波成分を分流せしめ、よって電源ノイズの緩
和に効果を有するマスタスライス方式集積回路を得るこ
とができる。
第１図は電源ノイズに対し従来用いられた緩和法を示す
回路図％第２図は本発明によるマスタスライス方式集積
回路の構成を示す説明図％＠３図は第２図の部分拡大図
、第４図は本発明で用いらレルコンデンサの断面図を示
す。 １・・・・・・半導体集積回路チップ、２．３・川・・
外付けの電源配線、４，５・・・・・・電源パッド、６
．７・・・・・・電源配線、８・・・・・・コンデンサ
、９・・・・・・半導体基板、１０，１２．１４・・・
・・シ・ノコン酸化膜、１１゜１３・・・・・・電源配
線、Ｃ・・・・・・コンデンサｓＡ”Ｊ・・・・・・セ
ル。 第 ７ 図 Ｚ ４霞 篤 、３ 図 グ 篤 ？ 図
回路図％第２図は本発明によるマスタスライス方式集積
回路の構成を示す説明図％＠３図は第２図の部分拡大図
、第４図は本発明で用いらレルコンデンサの断面図を示
す。 １・・・・・・半導体集積回路チップ、２．３・川・・
外付けの電源配線、４，５・・・・・・電源パッド、６
．７・・・・・・電源配線、８・・・・・・コンデンサ
、９・・・・・・半導体基板、１０，１２．１４・・・
・・シ・ノコン酸化膜、１１゜１３・・・・・・電源配
線、Ｃ・・・・・・コンデンサｓＡ”Ｊ・・・・・・セ
ル。 第 ７ 図 Ｚ ４霞 篤 、３ 図 グ 篤 ？ 図
Claims (1)
- 任意の論理機能を有する回路単位を１チ、ブ上に複数個
備え、前記回路単位間の電気的接続を行なうことによっ
て所望の論理機能を有するようにしたマスタスライス方
式集積回路において、前記回路単位各々に電源を供給す
る複数本の電源配線と、前記回路単位各々に前記電源配
線とは異なる電位の電源を供給する複数本の電源配線と
を、互いに異なる層に直交する方向に設け、かつ前記２
種の電源配線の交差部にコンデンサを設けたことを特徴
とするマスタスライス方式集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57182316A JPS5972152A (ja) | 1982-10-18 | 1982-10-18 | マスタスライス方式集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57182316A JPS5972152A (ja) | 1982-10-18 | 1982-10-18 | マスタスライス方式集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5972152A true JPS5972152A (ja) | 1984-04-24 |
Family
ID=16116171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57182316A Pending JPS5972152A (ja) | 1982-10-18 | 1982-10-18 | マスタスライス方式集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5972152A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63158851A (ja) * | 1986-12-22 | 1988-07-01 | Nec Corp | 半導体集積回路装置 |
| JPS63232454A (ja) * | 1987-03-20 | 1988-09-28 | Fujitsu Ltd | 半導体集積回路 |
| JPH03283459A (ja) * | 1990-03-30 | 1991-12-13 | Hitachi Ltd | 半導体集積回路装置 |
| WO2000067324A1 (fr) * | 1999-04-30 | 2000-11-09 | Hitachi, Ltd. | Circuit integre, son procede de fabrication, et procede de production d'un dessin de masque |
| JP2009218577A (ja) * | 2008-02-15 | 2009-09-24 | Semiconductor Energy Lab Co Ltd | 保護回路及びそれを有する表示装置 |
-
1982
- 1982-10-18 JP JP57182316A patent/JPS5972152A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63158851A (ja) * | 1986-12-22 | 1988-07-01 | Nec Corp | 半導体集積回路装置 |
| JPS63232454A (ja) * | 1987-03-20 | 1988-09-28 | Fujitsu Ltd | 半導体集積回路 |
| JPH03283459A (ja) * | 1990-03-30 | 1991-12-13 | Hitachi Ltd | 半導体集積回路装置 |
| WO2000067324A1 (fr) * | 1999-04-30 | 2000-11-09 | Hitachi, Ltd. | Circuit integre, son procede de fabrication, et procede de production d'un dessin de masque |
| US7030030B2 (en) | 1999-04-30 | 2006-04-18 | Renasas Technology Corp. | Method of manufacturing a semiconductor integrated circuit device having a plurality of wiring layers and mask-pattern generation method |
| JP2009218577A (ja) * | 2008-02-15 | 2009-09-24 | Semiconductor Energy Lab Co Ltd | 保護回路及びそれを有する表示装置 |
| US8541785B2 (en) | 2008-02-15 | 2013-09-24 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
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