JPH04326570A - Ｍｏｓ集積回路 - Google Patents
Ｍｏｓ集積回路Info
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- JPH04326570A JPH04326570A JP3096510A JP9651091A JPH04326570A JP H04326570 A JPH04326570 A JP H04326570A JP 3096510 A JP3096510 A JP 3096510A JP 9651091 A JP9651091 A JP 9651091A JP H04326570 A JPH04326570 A JP H04326570A
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- JP
- Japan
- Prior art keywords
- drain
- diffusion layer
- drain diffusion
- integrated circuit
- mosfets
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- Granted
Links
- 238000009792 diffusion process Methods 0.000 abstract description 35
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 9
- 229920005591 polysilicon Polymers 0.000 abstract description 9
- 230000000694 effects Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ集積回路に関し、
高速化、高集積化に適したＭＯＳ集積回路に関するもの
である。
高速化、高集積化に適したＭＯＳ集積回路に関するもの
である。
【０００２】
【従来の技術】ＭＯＳ集積回路の動作速度の上限が、Ｍ
ＯＳＦＥＴの駆動能力、出力負荷容量（ドレイン接合容
量、ゲート容量、配線容量など）、寄生抵抗（ソース−
ドレイン拡散層抵抗、配線抵抗など）で決まることはよ
く知られている。
ＯＳＦＥＴの駆動能力、出力負荷容量（ドレイン接合容
量、ゲート容量、配線容量など）、寄生抵抗（ソース−
ドレイン拡散層抵抗、配線抵抗など）で決まることはよ
く知られている。
【０００３】２〜３μｍ以降のシリコンゲートＣＭＯＳ
では、出力負荷容量の中で特にドレイン接合容量が占め
る割合が大きく、動作速度を上げるうえで障害となって
いる。
では、出力負荷容量の中で特にドレイン接合容量が占め
る割合が大きく、動作速度を上げるうえで障害となって
いる。
【０００４】そのため高速動作ＣＭＯＳ回路では、ドレ
インの抵抗を上げることなくドレイン拡散層をできるだ
け小さくするようにマスクパターンを設計することが重
要となっている。
インの抵抗を上げることなくドレイン拡散層をできるだ
け小さくするようにマスクパターンを設計することが重
要となっている。
【０００５】従来技術によるＣＭＯＳインバータについ
て、図４の回路図および図５、図６、図７の平面図を参
照して説明する。
て、図４の回路図および図５、図６、図７の平面図を参
照して説明する。
【０００６】このインバータをできるだけ高速化しよう
すると、ＮチャネルＭＯＳＦＥＴであるＭＮおよびＰチ
ャネルＭＯＳＦＥＴであるＭＰのマスクパターンをそれ
ぞれ図５のように設計する。図４の回路図で１つのＭＯ
ＳＦＥＴ（ＭＰまたはＭＮ）を、マスクパターン上では
図５に示すようにドレイン拡散層３を共通とし、ソース
拡散層を２ａ，２ｂとする２つのＭＯＳＦＥＴの並列接
続としている。
すると、ＮチャネルＭＯＳＦＥＴであるＭＮおよびＰチ
ャネルＭＯＳＦＥＴであるＭＰのマスクパターンをそれ
ぞれ図５のように設計する。図４の回路図で１つのＭＯ
ＳＦＥＴ（ＭＰまたはＭＮ）を、マスクパターン上では
図５に示すようにドレイン拡散層３を共通とし、ソース
拡散層を２ａ，２ｂとする２つのＭＯＳＦＥＴの並列接
続としている。
【０００７】さらにドレインコンタクト４ｂ近傍以外で
はゲートポリシリコン１ａ，１ｂを最小間隔に縮めてド
レイン拡散層３を小さくしている。ドレインコンタクト
４ｂを囲むゲートポリシリコン１ａ，１ｂの間隔は、（
ゲートポリシリコンとコンタクトに必要な間隔）×２＋
（コンタクトの幅）となって、コンタクトがない部分の
ゲートポリシリコン同志の間隔の３〜４倍必要になる。
はゲートポリシリコン１ａ，１ｂを最小間隔に縮めてド
レイン拡散層３を小さくしている。ドレインコンタクト
４ｂを囲むゲートポリシリコン１ａ，１ｂの間隔は、（
ゲートポリシリコンとコンタクトに必要な間隔）×２＋
（コンタクトの幅）となって、コンタクトがない部分の
ゲートポリシリコン同志の間隔の３〜４倍必要になる。
【０００８】特に高速化を必要としない場合のマスクパ
ターンは、図６や図７に示すようになる。図６のパター
ンはＭＯＳＦＥＴを２分割しない（ドレイン拡散層を共
有しない）、ドレイン拡散層の面積も低減しないもので
ある。図７のパターンはＭＯＳＦＥＴを２分割してドレ
イン拡散層を共有して、ドレイン拡散層の面積を低減し
ないものである。
ターンは、図６や図７に示すようになる。図６のパター
ンはＭＯＳＦＥＴを２分割しない（ドレイン拡散層を共
有しない）、ドレイン拡散層の面積も低減しないもので
ある。図７のパターンはＭＯＳＦＥＴを２分割してドレ
イン拡散層を共有して、ドレイン拡散層の面積を低減し
ないものである。
【０００９】ドレイン拡散層の面積は図５、図７、図６
の順に大きくなっている。ドレイン周囲長は図５と図７
とで等しく、図６で大きくなっている。
の順に大きくなっている。ドレイン周囲長は図５と図７
とで等しく、図６で大きくなっている。
【００１０】動作速度を向上するにはドレイン拡散層の
面積およびドレイン周囲長ともに小さく、ドレイン接合
容量が低減する図５に示すマスクパターンが優れている
ことがわかる。
面積およびドレイン周囲長ともに小さく、ドレイン接合
容量が低減する図５に示すマスクパターンが優れている
ことがわかる。
【００１１】図５に示すパターンにより図４に示すイン
バータの動作速度は向上するが、一般に各ドレイン拡散
層に複数個のドレインコンタクトが形成される。
バータの動作速度は向上するが、一般に各ドレイン拡散
層に複数個のドレインコンタクトが形成される。
【００１２】図５においてドレイン拡散層３が縦方向に
長くなるとコンタクト４ｂから拡散層３端までの抵抗が
大きくなって、端部からゲートポリシリコン１に流れる
電流が減少する。ドレイン接合容量を増加させても、実
効的なゲート幅が増加しないで動作速度が下がってしま
う。
長くなるとコンタクト４ｂから拡散層３端までの抵抗が
大きくなって、端部からゲートポリシリコン１に流れる
電流が減少する。ドレイン接合容量を増加させても、実
効的なゲート幅が増加しないで動作速度が下がってしま
う。
【００１３】ゲート幅が大きい場合はドレイン接合容量
の低減効果を生かし、拡散層抵抗の増加を抑えるために
最適な間隔でドレインコンタタクトを開口する必要があ
る。この場合ドレインコンタクト１個の場合よりも、ド
レイン拡散層は大きくなる。
の低減効果を生かし、拡散層抵抗の増加を抑えるために
最適な間隔でドレインコンタタクトを開口する必要があ
る。この場合ドレインコンタクト１個の場合よりも、ド
レイン拡散層は大きくなる。
【００１４】図８に示す２ＮＡＮＤゲートのＭＰ１、Ｍ
Ｐ１のような２つのＭＯＳＦＥＴの並列接続部分は図９
のようにゲート入力部を２分割して、ドレインコンタク
トを共有してドレイン接合容量を低減し、高速化を図る
ことができる。
Ｐ１のような２つのＭＯＳＦＥＴの並列接続部分は図９
のようにゲート入力部を２分割して、ドレインコンタク
トを共有してドレイン接合容量を低減し、高速化を図る
ことができる。
【００１５】３入力以上になると、図９のパターンを２
個以上用いる必要がある。
個以上用いる必要がある。
【００１６】
【発明が解決しようとする課題】従来技術による高速化
技術では、ドレイン接合容量低減効果を発揮しようとし
ても、ドレイン拡散層抵抗の増加を抑えることが難しい
。３入力以上の回路に対してはドレイン拡散層を２個以
上形成する必要があり、いっそう接合容量が増加すると
いう問題があった。
技術では、ドレイン接合容量低減効果を発揮しようとし
ても、ドレイン拡散層抵抗の増加を抑えることが難しい
。３入力以上の回路に対してはドレイン拡散層を２個以
上形成する必要があり、いっそう接合容量が増加すると
いう問題があった。
【００１７】
【課題を解決するための手段】本発明のＭＯＳ集積回路
はソース電極およびドレイン電極のうち１つを共通電極
とする４個のＭＯＳＦＥＴが、前記共通電極を中心とし
て回転対称に配置されているものである。
はソース電極およびドレイン電極のうち１つを共通電極
とする４個のＭＯＳＦＥＴが、前記共通電極を中心とし
て回転対称に配置されているものである。
【００１８】
【実施例】本発明の第１の実施例について、図１を参照
して説明する。これは図４のインバータ回路のＭＮ５お
よびＭＰ５に本発明を適用したものである。
して説明する。これは図４のインバータ回路のＭＮ５お
よびＭＰ５に本発明を適用したものである。
【００１９】図４の回路図上で１個のＭＯＳＦＥＴを、
図１のマスクパトターンでは１個のドレイン拡散層３を
共有する４個のＭＯＳＦＥＴの並列接続としている。
図１のマスクパトターンでは１個のドレイン拡散層３を
共有する４個のＭＯＳＦＥＴの並列接続としている。
【００２０】本実施例の効果をみるために、ゲート長１
．５μｍ、ゲートポリシリコンとコンタクト開口端距離
１．５μｍ、コンタクト１．５μｍ×１．５μｍ、ゲー
トポリシリコン間隔１．５μｍ、コンタクト開口端と拡
散層端距離１．２５μｍのシリコンゲートＭＯＳプロセ
スを想定する。ゲート幅（中心線長）３０μｍ、６０μ
ｍ、９０μｍの３通りの場合について、ドレイン拡散層
上におけるコンタクト開口端から拡散層端までの距離、
ドレイン面積、ドレイン周囲長の３つについて図５の従
来例と比較して第１表に示す。
．５μｍ、ゲートポリシリコンとコンタクト開口端距離
１．５μｍ、コンタクト１．５μｍ×１．５μｍ、ゲー
トポリシリコン間隔１．５μｍ、コンタクト開口端と拡
散層端距離１．２５μｍのシリコンゲートＭＯＳプロセ
スを想定する。ゲート幅（中心線長）３０μｍ、６０μ
ｍ、９０μｍの３通りの場合について、ドレイン拡散層
上におけるコンタクト開口端から拡散層端までの距離、
ドレイン面積、ドレイン周囲長の３つについて図５の従
来例と比較して第１表に示す。
【００２１】
【００２２】ゲート幅が６０μｍ以上なら、ドレイン拡
散層の増大による負荷容量増加よりもドレイン拡散抵抗
低減効果の方が大きく、高速化が期待できる。
散層の増大による負荷容量増加よりもドレイン拡散抵抗
低減効果の方が大きく、高速化が期待できる。
【００２３】つぎに本発明の第２の実施例について、図
３の４入力ＮＡＮＤ回路における並列接続ＰチャネルＭ
ＯＳＦＥＴ、ＭＰ１〜ＭＰ４をマスクパターン化した図
２を参照して説明する。
３の４入力ＮＡＮＤ回路における並列接続ＰチャネルＭ
ＯＳＦＥＴ、ＭＰ１〜ＭＰ４をマスクパターン化した図
２を参照して説明する。
【００２４】４個のＰチャネルＭＯＳＦＥＴが１個のド
レイン拡散層３を共有して、ドレイン接合容量の低減を
図っている。従来技術では図９のパターンを２個用いて
ドレイン拡散層を２個作らなければならなかった。
レイン拡散層３を共有して、ドレイン接合容量の低減を
図っている。従来技術では図９のパターンを２個用いて
ドレイン拡散層を２個作らなければならなかった。
【００２５】本実施例の効果をみるために、１個のＭＯ
ＳＦＥＴのゲート幅が４μｍおよび１５μｍの２通りの
場合について、図９の従来例と比較して第２表に示す。
ＳＦＥＴのゲート幅が４μｍおよび１５μｍの２通りの
場合について、図９の従来例と比較して第２表に示す。
【００２６】
【００２７】ゲート幅１５μｍでは数％の差であるが、
ゲート幅４μｍではドレイン面積が２０％減少し、周囲
長が２０％増加している。
ゲート幅４μｍではドレイン面積が２０％減少し、周囲
長が２０％増加している。
【００２８】１〜２μｍ設計ルールの接合容量は１μｍ
２ 当りの底面積容量と１μｍ当りの周囲長容量とを比
較すると、底面積容量の方が１．５〜３倍大きい。
２ 当りの底面積容量と１μｍ当りの周囲長容量とを比
較すると、底面積容量の方が１．５〜３倍大きい。
【００２９】１μｍ２ 当りの底面接合容量を１μｍ当
りの周囲長接合容量の２倍として、ゲート幅４μｍとし
てドレイン接合容量は従来例の図５と比較して、 （
３６×２＋２２）／（２８．７５×２＋２６．５）＝１
．１２となり１２％の高速化ができる。
りの周囲長接合容量の２倍として、ゲート幅４μｍとし
てドレイン接合容量は従来例の図５と比較して、 （
３６×２＋２２）／（２８．７５×２＋２６．５）＝１
．１２となり１２％の高速化ができる。
【００３０】本発明の効果はドレイン拡散層を共有する
回路だけでなく、逆にソース拡散層を共有する回路に適
用しても同様の効果を得ることができる。
回路だけでなく、逆にソース拡散層を共有する回路に適
用しても同様の効果を得ることができる。
【００３１】
【発明の効果】マスクパターン上で４個のＭＯＳＦＥＴ
が１個のドレイン拡散層を共有する。
が１個のドレイン拡散層を共有する。
【００３２】その結果ドレイン接合容量およびドレイン
拡散層抵抗を低減して、回路の動作速度を上げることが
できた。
拡散層抵抗を低減して、回路の動作速度を上げることが
できた。
【図１】本発明の第１の実施例を示す平面図である。
【図２】本発明の第２の実施例を示す平面図である。
【図３】ＣＭＯＳ４入力ＮＡＮＤ回路図である。
【図４】ＣＭＯＳインバータ回路図である。
【図５】従来技術によるマスクパターンを示す平面図で
ある。
ある。
【図６】従来技術によるマスクパターンを示す平面図で
ある。
ある。
【図７】従来技術によるマスクパターンを示す平面図で
ある。
ある。
【図８】ＣＭＯＳ２入力ＮＡＮＡＤ回路図である。
【図９】従来技術によるマスクパターンを示す平面図で
ある。
ある。
１，１ａ，１ｂ ゲートポリシリコン２，２ａ，
２ｂ，２ｃ，２ｄ ソース拡散層３ ドレ
イン拡散層 ４ コンタクト ４ａ ソースコンタクト ４ｂ ドレインコンタクト ５ アルミ配線 ５ａ ソース電極 ５ｂ ドレイン電極
２ｂ，２ｃ，２ｄ ソース拡散層３ ドレ
イン拡散層 ４ コンタクト ４ａ ソースコンタクト ４ｂ ドレインコンタクト ５ アルミ配線 ５ａ ソース電極 ５ｂ ドレイン電極
Claims (1)
- 【請求項１】 ソース電極およびドレイン電極のうち
１つを共通電極とする４個のＭＯＳＦＥＴが、前記共通
電極を中心として回転対称に配置されているＭＯＳ集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096510A JP2720624B2 (ja) | 1991-04-26 | 1991-04-26 | Ｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096510A JP2720624B2 (ja) | 1991-04-26 | 1991-04-26 | Ｍｏｓ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04326570A true JPH04326570A (ja) | 1992-11-16 |
| JP2720624B2 JP2720624B2 (ja) | 1998-03-04 |
Family
ID=14167125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3096510A Expired - Lifetime JP2720624B2 (ja) | 1991-04-26 | 1991-04-26 | Ｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2720624B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55132054A (en) * | 1979-03-28 | 1980-10-14 | Honeywell Inc | Semiconductor device and method of fabricating same |
| JPS61290767A (ja) * | 1985-06-19 | 1986-12-20 | Hitachi Ltd | Ｍｏｓ電界効果トランジスタ |
-
1991
- 1991-04-26 JP JP3096510A patent/JP2720624B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55132054A (en) * | 1979-03-28 | 1980-10-14 | Honeywell Inc | Semiconductor device and method of fabricating same |
| JPS61290767A (ja) * | 1985-06-19 | 1986-12-20 | Hitachi Ltd | Ｍｏｓ電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2720624B2 (ja) | 1998-03-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971021 |