JPH04328386A - グラフィックメモリのクリア方法 - Google Patents
グラフィックメモリのクリア方法Info
- Publication number
- JPH04328386A JPH04328386A JP3124473A JP12447391A JPH04328386A JP H04328386 A JPH04328386 A JP H04328386A JP 3124473 A JP3124473 A JP 3124473A JP 12447391 A JP12447391 A JP 12447391A JP H04328386 A JPH04328386 A JP H04328386A
- Authority
- JP
- Japan
- Prior art keywords
- access memory
- clear
- circuit
- data
- port
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Controls And Circuits For Display Device (AREA)
- Dram (AREA)
- Image Input (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、シリアルアクセスメ
モリ（以下、ＳＡＭポートともいう）とランダムアクセ
スメモリ（以下、ＲＡＭポートともいう）とを組み合わ
せた、いわゆるマルチポートのグラフィックメモリ（マ
ルチポートメモリともいう）のクリア方法に関する。
モリ（以下、ＳＡＭポートともいう）とランダムアクセ
スメモリ（以下、ＲＡＭポートともいう）とを組み合わ
せた、いわゆるマルチポートのグラフィックメモリ（マ
ルチポートメモリともいう）のクリア方法に関する。
【０００２】
【従来の技術】図６にマルチポートメモリを用いたグラ
フィックシステムの概要を示す。同図において、１はＳ
ＡＭポート１１およびＲＡＭポート１２からなるマルチ
ポートメモリ、２は同期信号合成回路、３はタイミング
信号発生回路、４はモニタテレビ、５は処理装置（ＣＰ
Ｕ）、６はＳＡＭポート１１の入出力部である。マルチ
ポートメモリ１はロー（行）アドレスストローブＲＡＳ
、カラム（列）アドレスストローブＣＡＳ、ライトパー
ビット／ライトイネーブルＷＢ／ＷＥ、データ転送／出
力イネーブルＤＴ／ＯＥ等の各信号の状態によって、そ
の動作モードが決定される。なお、これらの信号はその
立ち下がりで意味を持つ信号とする。また、ＡＤＤＲＥ
ＳＳはアドレス信号線、ＷｉＯはデータ線を示す。
フィックシステムの概要を示す。同図において、１はＳ
ＡＭポート１１およびＲＡＭポート１２からなるマルチ
ポートメモリ、２は同期信号合成回路、３はタイミング
信号発生回路、４はモニタテレビ、５は処理装置（ＣＰ
Ｕ）、６はＳＡＭポート１１の入出力部である。マルチ
ポートメモリ１はロー（行）アドレスストローブＲＡＳ
、カラム（列）アドレスストローブＣＡＳ、ライトパー
ビット／ライトイネーブルＷＢ／ＷＥ、データ転送／出
力イネーブルＤＴ／ＯＥ等の各信号の状態によって、そ
の動作モードが決定される。なお、これらの信号はその
立ち下がりで意味を持つ信号とする。また、ＡＤＤＲＥ
ＳＳはアドレス信号線、ＷｉＯはデータ線を示す。
【０００３】ＣＰＵ５からマルチポートメモリ１のＲＡ
Ｍポート１２へのデータライト動作を、図７に示す。ま
ず、時刻ｔ１において、タイミング信号発生回路３は同
図（イ）の如くＣＰＵ５からの指示によりＲＡＳ信号を
発生すると同時に、ライトすべきＲＡＭポート１２のロ
ーアドレスを同図（ハ）の如く発生する。また、次の時
刻ｔ２では同図（ロ）の如きＣＡＳ信号を発生するとと
もに、ライトしたいＲＡＭポート１２のカラムアドレス
とデータを同図（ハ），（ニ）の如く発生する。これに
より、ＲＡＭポート１２の１ドット分（１画素分）のデ
ータが書き換えられることになる。
Ｍポート１２へのデータライト動作を、図７に示す。ま
ず、時刻ｔ１において、タイミング信号発生回路３は同
図（イ）の如くＣＰＵ５からの指示によりＲＡＳ信号を
発生すると同時に、ライトすべきＲＡＭポート１２のロ
ーアドレスを同図（ハ）の如く発生する。また、次の時
刻ｔ２では同図（ロ）の如きＣＡＳ信号を発生するとと
もに、ライトしたいＲＡＭポート１２のカラムアドレス
とデータを同図（ハ），（ニ）の如く発生する。これに
より、ＲＡＭポート１２の１ドット分（１画素分）のデ
ータが書き換えられることになる。
【０００４】図８にＳＡＭポートの動作を示す。時刻ｔ
１において、ＲＡＭポート１２の或る１行のデータをＳ
ＡＭポート１１へ転送し（リード転送サイクル（ハ））
、次いで同図（ロ）に示すシリアルクロックＳＣをＳＡ
Ｍポート１１へ入力することにより、ＳＡＭポート１１
から１画素ずつのシリアルデータＳｉＯが同期信号合成
回路２へと出力されるので、同期信号合成回路２ではこ
のデータＳｉＯとタイミング信号発生回路３からの、同
図（イ）に示す如き同期信号ＣＳＹＮＣとを合成し、ビ
デオ信号としてモニタテレビ４へと出力する。 なお、ＲＡＭポート１２とＳＡＭポート１１間のデータ
転送サイクル時以外は、ＲＡＭポート１２とＳＡＭポー
ト１１とは互いに独立して非同期な動作が可能である。
１において、ＲＡＭポート１２の或る１行のデータをＳ
ＡＭポート１１へ転送し（リード転送サイクル（ハ））
、次いで同図（ロ）に示すシリアルクロックＳＣをＳＡ
Ｍポート１１へ入力することにより、ＳＡＭポート１１
から１画素ずつのシリアルデータＳｉＯが同期信号合成
回路２へと出力されるので、同期信号合成回路２ではこ
のデータＳｉＯとタイミング信号発生回路３からの、同
図（イ）に示す如き同期信号ＣＳＹＮＣとを合成し、ビ
デオ信号としてモニタテレビ４へと出力する。 なお、ＲＡＭポート１２とＳＡＭポート１１間のデータ
転送サイクル時以外は、ＲＡＭポート１２とＳＡＭポー
ト１１とは互いに独立して非同期な動作が可能である。
【０００５】
【発明が解決しようとする課題】ところで、このような
グラフィックシステムにおいて、グラフィック画面全体
または或る矩形領域のみをクリアしようとするときは、
図６に示すＣＰＵ５からＲＡＭポート１２へのデータラ
イト動作を、クリアしたい画素数回分行なわなければな
らず、例えば画素数が５１２（行）×５１２（列）≒２
５万画素の画面全体をクリアしたいときは、約２５万回
だけ、ＲＡＭポート１２へのデータライト動作を繰り返
さなければ、グラフィック画面全体をクリアすることが
できず、その結果、クリアするのに時間が掛かるという
問題がある。したがって、この発明の課題は短時間にグ
ラフィック画面をクリア可能にすることにある。
グラフィックシステムにおいて、グラフィック画面全体
または或る矩形領域のみをクリアしようとするときは、
図６に示すＣＰＵ５からＲＡＭポート１２へのデータラ
イト動作を、クリアしたい画素数回分行なわなければな
らず、例えば画素数が５１２（行）×５１２（列）≒２
５万画素の画面全体をクリアしたいときは、約２５万回
だけ、ＲＡＭポート１２へのデータライト動作を繰り返
さなければ、グラフィック画面全体をクリアすることが
できず、その結果、クリアするのに時間が掛かるという
問題がある。したがって、この発明の課題は短時間にグ
ラフィック画面をクリア可能にすることにある。
【０００６】
【課題を解決するための手段】このような課題を解決す
るため、この発明では、シリアルアクセスメモリとラン
ダムアクセスメモリとを組み合わせたマルチポートメモ
リの、前記シリアルアクセスメモリの入出力部にクリア
回路を設けるとともに、前記シリアルアクセスメモリと
ランダムアクセスメモリとの間のデータ転送を制御する
ためのコントロール回路を設け、前記クリア回路により
シリアルアクセスメモリの１行分の内容をオール０にし
たのち、前記コントロール回路の制御のもとにシリアル
アクセスメモリからオール０のデータをランダムアクセ
スメモリに転送することにより、その内容を行単位でク
リア可能にしたことを特徴としている。また、上記に加
えて領域設定回路を設けることにより、画面の特定領域
のみをクリアすることも可能である。
るため、この発明では、シリアルアクセスメモリとラン
ダムアクセスメモリとを組み合わせたマルチポートメモ
リの、前記シリアルアクセスメモリの入出力部にクリア
回路を設けるとともに、前記シリアルアクセスメモリと
ランダムアクセスメモリとの間のデータ転送を制御する
ためのコントロール回路を設け、前記クリア回路により
シリアルアクセスメモリの１行分の内容をオール０にし
たのち、前記コントロール回路の制御のもとにシリアル
アクセスメモリからオール０のデータをランダムアクセ
スメモリに転送することにより、その内容を行単位でク
リア可能にしたことを特徴としている。また、上記に加
えて領域設定回路を設けることにより、画面の特定領域
のみをクリアすることも可能である。
【０００７】
【作用】クリア回路によりＳＡＭポートに１行分のクリ
アデータを入力し、その後コントロール回路によりライ
ト転送サイクルを実行して、ＳＡＭポートからＲＡＭポ
ートへ１行分のクリアデータをライトすることにより、
ＲＡＭポートのデータを行単位でクリアできるようにし
、クリアのための時間を短縮する。また、領域設定回路
を設けることにより、ＲＡＭポートの特定領域のみのデ
ータをクリアすることができる。
アデータを入力し、その後コントロール回路によりライ
ト転送サイクルを実行して、ＳＡＭポートからＲＡＭポ
ートへ１行分のクリアデータをライトすることにより、
ＲＡＭポートのデータを行単位でクリアできるようにし
、クリアのための時間を短縮する。また、領域設定回路
を設けることにより、ＲＡＭポートの特定領域のみのデ
ータをクリアすることができる。
【０００８】
【実施例】図１はこの発明の実施例を示すブロック図で
ある。同図に示すように、図６に示すものに対し、バッ
ファ（クリア回路）７およびクリアモードコントロール
回路８を付加した点が特徴である。以下、図２を参照し
てその動作を説明する。ここでは、例えば図３の如きグ
ラフィック画面２０の全体（ロー数ｂ，カラム数ａ）を
クリアする場合について、説明する。
ある。同図に示すように、図６に示すものに対し、バッ
ファ（クリア回路）７およびクリアモードコントロール
回路８を付加した点が特徴である。以下、図２を参照し
てその動作を説明する。ここでは、例えば図３の如きグ
ラフィック画面２０の全体（ロー数ｂ，カラム数ａ）を
クリアする場合について、説明する。
【０００９】まず、同図（イ）の如くＣＰＵ５から与え
られるクリアモードパルスＣＬＲが時刻ｔ１で“ロー”
レベルになると、バッファ７が開いてＳｉＯデータは“
０”になる。次に、クリアモードコントロール回路８は
同図（ニ）に示す如き時刻ｔ２で擬似ライト転送サイク
ルを実行する。これは、ＳＡＭポート１１をリード（出
力）モードからライト（入力）モードにするためである
。次いで、時刻ｔ３〜ｔ４間に同図（ロ）の如く、シリ
アルクロックＳＣを水平方向画素数分（図４の０列〜ａ
列分）入力し、ＳＡＭポート１１の内容をクリアする（
オール０にする）。その後、時刻ｔ５〜ｔ６間に０行〜
ｂ行のローアドレスに対してそれぞれ（ハ）の如きライ
ト転送サイクルを実行することにより、グラフィック画
面全体をクリアすることができる。なお、或る行だけを
クリアするときは、それと対応するローアドレスを図７
の場合と同様に、ローアドレスストローブＲＡＳ信号と
ともに送出することにより行なうことができる。
られるクリアモードパルスＣＬＲが時刻ｔ１で“ロー”
レベルになると、バッファ７が開いてＳｉＯデータは“
０”になる。次に、クリアモードコントロール回路８は
同図（ニ）に示す如き時刻ｔ２で擬似ライト転送サイク
ルを実行する。これは、ＳＡＭポート１１をリード（出
力）モードからライト（入力）モードにするためである
。次いで、時刻ｔ３〜ｔ４間に同図（ロ）の如く、シリ
アルクロックＳＣを水平方向画素数分（図４の０列〜ａ
列分）入力し、ＳＡＭポート１１の内容をクリアする（
オール０にする）。その後、時刻ｔ５〜ｔ６間に０行〜
ｂ行のローアドレスに対してそれぞれ（ハ）の如きライ
ト転送サイクルを実行することにより、グラフィック画
面全体をクリアすることができる。なお、或る行だけを
クリアするときは、それと対応するローアドレスを図７
の場合と同様に、ローアドレスストローブＲＡＳ信号と
ともに送出することにより行なうことができる。
【００１０】図４はこの発明の他の実施例を示すブロッ
ク図である。この実施例の特徴は、図１に示すものに対
しクリア領域を設定するためのクリア領域コントロール
回路９を設けた点にある。その他は図１と同様である。 図５にそのタイムチャートを示す。ここでは、図３の領
域２１のデータをクリアする場合について説明する。ま
ず、図５（イ）の如くＣＰＵ５から与えられるクリアモ
ードパルスＣＬＲが時刻ｔ１で“ロー”レベルになると
、バッファ７が開いてＳｉＯデータは“０”になる。 次に、ＣＰＵ５からのＡＲＥＡ信号により示される、ク
リアしたい領域２１を含むローアドレスｃを選択して、
リード転送サイクルを時刻ｔ２で同図（ハ）の如く実行
する。この点が特定領域をクリアする場合の特徴で、こ
れはＲＡＭポート１２のデータを一旦ＳＡＭポート１１
へ転送する動作を示している。次いで、時刻ｔ３でカラ
ムアドレスをクリアしたい矩形領域２１のスタートアド
レス（ｄ）に設定し、擬似ライト転送サイクルを同図（
ニ）の如く実行する。その後、シリアルクロックＳＣを
クリアしたい矩形領域９の水平方向画素数分（ｅ−ｄ）
だけ時刻ｔ４〜ｔ５の間に同図（ロ）の如く入力し、カ
ラムアドレスをグラフィック画面の左端（０）に初期化
したのち、ローアドレスをｃにして同図（ホ）の如く時
刻ｔ６でライト転送サイクルを実行する。以上でローｃ
のｄ〜ｅカラムのデータがクリアされることになるので
、このような動作をｃ＋１〜ｆ行について繰り返し行な
うことにより、図３に示す特定領域２１をクリアするこ
とが可能となる。
ク図である。この実施例の特徴は、図１に示すものに対
しクリア領域を設定するためのクリア領域コントロール
回路９を設けた点にある。その他は図１と同様である。 図５にそのタイムチャートを示す。ここでは、図３の領
域２１のデータをクリアする場合について説明する。ま
ず、図５（イ）の如くＣＰＵ５から与えられるクリアモ
ードパルスＣＬＲが時刻ｔ１で“ロー”レベルになると
、バッファ７が開いてＳｉＯデータは“０”になる。 次に、ＣＰＵ５からのＡＲＥＡ信号により示される、ク
リアしたい領域２１を含むローアドレスｃを選択して、
リード転送サイクルを時刻ｔ２で同図（ハ）の如く実行
する。この点が特定領域をクリアする場合の特徴で、こ
れはＲＡＭポート１２のデータを一旦ＳＡＭポート１１
へ転送する動作を示している。次いで、時刻ｔ３でカラ
ムアドレスをクリアしたい矩形領域２１のスタートアド
レス（ｄ）に設定し、擬似ライト転送サイクルを同図（
ニ）の如く実行する。その後、シリアルクロックＳＣを
クリアしたい矩形領域９の水平方向画素数分（ｅ−ｄ）
だけ時刻ｔ４〜ｔ５の間に同図（ロ）の如く入力し、カ
ラムアドレスをグラフィック画面の左端（０）に初期化
したのち、ローアドレスをｃにして同図（ホ）の如く時
刻ｔ６でライト転送サイクルを実行する。以上でローｃ
のｄ〜ｅカラムのデータがクリアされることになるので
、このような動作をｃ＋１〜ｆ行について繰り返し行な
うことにより、図３に示す特定領域２１をクリアするこ
とが可能となる。
【００１１】
【発明の効果】この発明によれば、ＳＡＭポートから１
行分のクリアデータを入力し、そのデータをＲＡＭポー
トへ１度に転送するようにしたので、行単位でグラフィ
ック画面全体またはその中の特定領域をクリアすること
ができる。その結果、従来の如き画素単位でのクリア方
式に比べて、クリアを高速になし得るという利点がもた
らされる。
行分のクリアデータを入力し、そのデータをＲＡＭポー
トへ１度に転送するようにしたので、行単位でグラフィ
ック画面全体またはその中の特定領域をクリアすること
ができる。その結果、従来の如き画素単位でのクリア方
式に比べて、クリアを高速になし得るという利点がもた
らされる。
【図１】この発明の実施例を示すブロック図である。
【図２】図１の動作を説明するためのタイムチャートで
ある。
ある。
【図３】グラフィック画面を説明するための説明図であ
る。
る。
【図４】この発明の他の実施例を示すブロック図である
。
。
【図５】図４の動作を説明するためのタイムチャートで
ある。
ある。
【図６】グラフィック表示システムの従来例を示すブロ
ック図である。
ック図である。
【図７】図６におけるデータライト動作を説明するため
のタイムチャートである。
のタイムチャートである。
【図８】図６におけるＳＡＭポートの動作を説明するた
めのタイムチャートである。
めのタイムチャートである。
１ マルチポートメモリ
２ 同期信号合成回路
３ タイミング信号発生回路
４ モニタテレビ
５ 処理装置（ＣＰＵ）
６ 入出力部
７ バッファ
８ クリアモードコントロール回路
９ クリア領域コントロール回路
１１ ＳＡＭポート
１２ ＲＡＭポート
２０ グラフィック画面
２１ 特定領域
Claims (2)
- 【請求項１】 シリアルアクセスメモリとランダムア
クセスメモリとを組み合わせたマルチポートメモリの、
前記シリアルアクセスメモリの入出力部にクリア回路を
設けるとともに、前記シリアルアクセスメモリとランダ
ムアクセスメモリとの間のデータ転送を制御するための
コントロール回路を設け、前記クリア回路によりシリア
ルアクセスメモリの１行分の内容をオール０にしたのち
、前記コントロール回路の制御のもとにシリアルアクセ
スメモリからオール０のデータをランダムアクセスメモ
リに転送することにより、その内容を行単位でクリア可
能にしたことを特徴とするグラフィックメモリのクリア
方法。 - 【請求項２】 シリアルアクセスメモリとランダムア
クセスメモリとを組み合わせたマルチポートメモリの、
前記シリアルアクセスメモリの入出力部にクリア回路を
設けるとともに、前記シリアルアクセスメモリとランダ
ムアクセスメモリとの間のデータ転送を制御するための
コントロール回路、およびクリアすべき領域を設定する
設定回路を設け、前記クリア回路および設定回路により
シリアルアクセスメモリの１行分の前記設定された領域
と対応する或るカラムから或るカラムまでの内容をオー
ル０にしたのち、前記コントロール回路の制御のもとに
シリアルアクセスメモリからデータをランダムアクセス
メモリに転送する動作を繰り返し行なうことにより、特
定領域のクリアを可能にしてなることを特徴とするグラ
フィックメモリのクリア方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3124473A JPH04328386A (ja) | 1991-04-30 | 1991-04-30 | グラフィックメモリのクリア方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3124473A JPH04328386A (ja) | 1991-04-30 | 1991-04-30 | グラフィックメモリのクリア方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04328386A true JPH04328386A (ja) | 1992-11-17 |
Family
ID=14886393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3124473A Pending JPH04328386A (ja) | 1991-04-30 | 1991-04-30 | グラフィックメモリのクリア方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04328386A (ja) |
-
1991
- 1991-04-30 JP JP3124473A patent/JPH04328386A/ja active Pending
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