JPH04328616A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、周辺装置を制御する
コントローラに関する省電力設計を徹底させた情報処理
装置に関する。

【０００２】

【従来の技術】図３に示す情報処理装置１は、中央処理
装置であるＣＰＵ２を中心に構成されており、ＣＰＵ２
の動作プログラムを格納したＲＯＭ３或はアプリケーシ
ョンプログラムや処理データを格納されるＲＡＭ４、さ
らには周辺装置を制御するためのコントローラ５等がシ
ステムバスを介してＣＰＵ２に接続してある。コントロ
ーラ５は、ＣＰＵ２によって制御データを読み書きされ
るＩ／Ｏレジスタ５ａを内蔵しており、ディスク駆動装
置やキーボード装置或はハードディスク駆動装置といっ
た各種周辺装置を制御対象とし、制御対象ごとに専用に
設けられる。

【０００３】

【発明が解決しようとする課題】上記従来の情報処理装
置１は、コントローラ５内のレジスタ５ａに格納された
制御データを保持しておくため、ＣＰＵ２がコントロー
ラ５をアクセスしていないときでも、コントローラ５に
は常に電源を供給しておく必要がある。このため、装置
内に組み込まれたコントローラ５の数が増えるほど、コ
ントローラ５における電力消費が軽視できず、特にラッ
プトップ型のパーソナルコンピュータやノート型のワー
ドプロセッサといった携帯型のＯＡ機器のようにバッテ
リ電源を使用する情報処理装置にあっては、連続使用時
間に制約を受けるといった課題を抱えていた。

【０００４】

【課題を解決するための手段】この発明は、上記課題を
解決したものであり、内蔵するレジスタにＣＰＵによっ
て制御データを読み書きされて周辺装置を制御するコン
トローラと、前記ＣＰＵが前記レジスタに書き込むとき
に同じ制御データを書き込まれるバックアップ用メモリ
と、前記ＣＰＵによる前記コントローラへのアクセスを
監視し、一定期間アクセスが中断されたときに前記コン
トローラの電源を切り、前記ＣＰＵがその後再び前記コ
ントローラにアクセスするときは、前記コントローラに
電源を供給したのち、前記コントローラの電源が切断さ
れる前に前記バックアップ用メモリに書き込まれた制御
データを読み出し、前記コントローラに転送する省電力
手段とを具備することを特徴とするものである。

【０００５】

【作用】この発明は、コントローラ内のレジスタに対す
るＣＰＵのアクセスを、省電力手段が監視し、一定期間
アクセスが中断されたときに、コントローラの電源を切
ることで、電力の無駄な消費を抑制するとともに、ＣＰ
Ｕがその後再びコントローラにアクセスするときはコン
トローラに電源を供給したのち、レジスタのためのバッ
クアップ用メモリに書き込んでおいた制御データをコン
トローラに転送することにより、電源供給の中断に伴う
制御データの消失を回復する。

【０００６】

【実施例】以下、この発明の実施例について、図１，２
を参照して説明する。図１は、この発明の情報処理装置
の一実施例を示す回路ブロック図、図２は、図１に示し
た情報処理装置の動作を説明するためのフローチャート
である。

【０００７】図１に示す情報処理装置１１は、コントロ
ーラ５の電源をオンオフする電源スイッチ回路１２を設
け、主制御回路１３が必要時にのみ電源スイッチ回路１
２を閉成してコントローラ５に通電するとともに、コン
トローラ５が内蔵するＩ／Ｏレジスタ５ａに対しバック
アップ用メモリ１４を設け、このバックアップ用メモリ
１４とコントローラ５内のＩ／Ｏレジスタ５ａを、主制
御回路１３がメモリ制御回路１５とデータ制御回路１６
を介して制御する構成としたものである。

【０００８】システムバスには、データバスとアドレス
バス及びコントロールバスの３系統があり、メモリ制御
回路１５はコントロールバスとアドレスバスを介してＩ
／Ｏレジスタ５ａとバックアップ用メモリ１４をＣＰＵ
２に接続し、一方またデータ制御回路１６はデータバス
を介してＩ／Ｏレジスタ５ａとバックアップ用メモリ１
４をＣＰＵ２に接続する。バックアップ用メモリ１４は
、コントロールデータがハイレベルであるときにメモリ
制御回路１５からライト信号を供給され、アドレスバス
を介して供給されるアドレスデータにある番地に、デー
タバスを介して送られてきたデータを書き込まれる。 従って、バックアップ用メモリ１４には、常にコントロ
ーラ５内のＩ／Ｏレジスタ５ａに書き込まれるのと全く
同じ制御データが書き込まれる。

【０００９】データ制御回路１６は、主制御回路１３か
ら供給される制御信号がハイレベルであるときに、ＣＰ
Ｕ２に通ずるデータバスとコントローラ５に通ずるデー
タバス間を双方向に接続する一方、バックアップ用メモ
リ１４に通ずるデータバスについてはＣＰＵ２に通ずる
データバスからの片方向のデータ送信を許容する。また
、主制御回路１３から供給される制御信号がロウレベル
であるときは、バックアップ用メモリ１４に通ずるデー
タバスからコントローラ５に通ずるデータバスに片方向
のデータ送信を許容する。一方また、メモリ制御回路１
５は、主制御回路１３から供給される制御信号がハイレ
ベルであるときは、コントローラ内５のＩ／Ｏレジスタ
５ａとバックアップ用メモリ１４の双方にライト信号を
供給するとともに、アドレスバスを介して送り込まれた
Ｉ／Ｏアドレスをデコードし、Ｉ／Ｏアドレスからメモ
リアドレスに変換した上で、バックアップ用メモリ１４
に通ずるアドレスバスに出力する。また、制御信号がロ
ウレベルであるときは、バックアップ用メモリ１４に対
してはリード信号を、またコントローラ５内のＩ／Ｏレ
ジスタ５ａに対してはライト信号を供給するとともに、
バックアップ用メモリ１４から読み出された制御データ
がＩ／Ｏレジスタ５ａ内の対応番地に書き込まれるよう
アドレス制御する。

【００１０】主制御回路１３は、ＣＰＵ２が発生するＩ
／Ｏアドレスが所轄のコントローラ５内のＩ／Ｏレジス
タ５ａのものであるかどうかを比較判断する比較回路１
３ａと、比較回路１３ａの比較判断結果すなわちＣＰＵ
２によるコントローラ５へのアクセスの有無を、時限計
時動作期間として設定された一定期間を単位に判別する
タイマ回路１３ｂを有する。タイマ回路１３ｂは、上記
一定期間が経過してもＣＰＵ２によるコントローラ５へ
のアクセスがなされないときは、電源スイッチ回路１２
に対しロウレベルの制御信号を出力してコントローラ５
に対する電源の供給を遮断する。また、ＣＰＵ２による
コントローラ５へのアクセスがなされたときは、電源ス
イッチ回路１２に対しハイレベルの制御信号を出力して
コントローラ５に電源を供給する。また、この主制御回
路１３からメモリ制御回路１５とデータ制御回路１６に
供給される制御信号の内容については、前記の通りであ
り、実施例では主制御回路１３とメモリ制御回路１５及
びデータ制御回路１６が省電力手段を構成する。

【００１１】ここで、図２に示すステップ（１０１）に
おいて、システムの電源を投入すると、メモリ制御回路
１５から主制御回路１３に供給される信号はハイレベル
であり、主制御回路１３はメモリ制御回路１５とデータ
制御回路１６及び電源スイッチ回路１２に供給する制御
信号の初期値をハイレベルとする。その結果、コントロ
ーラ５内のＩ／Ｏレジスタ５ａに対しＣＰＵ２が自由に
読み書きができる状態となり、ステップ（１０２）に示
すＣＰＵ２の起動とともにシステムＢＩＯＳによる初期
化が行われ、アプリケーション・プログラムによるコマ
ンドの実行が可能となる。

【００１２】そして、主制御回路１３内のタイマ回路１
３ｂに設定した一定時間内にＣＰＵ２によるコントロー
ラ５へのアクセスがなされると、ステップ（１０３）の
判断結果を受けて、ＣＰＵ２がコントローラ５内のＩ／
Ｏレジスタ５ａに制御データを書き込むとともに、Ｉ／
Ｏアドレス５ａに対応するバックアップ用メモリ１４内
のメモリアドレスに対し、Ｉ／Ｏレジスタ５ａに書き込
まれたのと同じ制御データを書き込む。

【００１３】ただし、あらかじめ設定された一定時間内
にＣＰＵ２によるコントローラ５へのアクセスがなされ
なかったときは、ステップ（１０５）に示したように、
主制御回路１３内のタイマ回路１３ｂから電源スイッチ
回路１２に対し開成信号が供給され、コントローラ５に
対する電源の供給が断たれる。その結果、コントローラ
５内のＩ／Ｏレジスタ５ａが保持していた制御データは
消失してしまうが、バックアップ用メモリ１４にはコン
トローラ５内のＩ／Ｏレジスタ５ａに対してＣＰＵ２が
最後に書き込んだ制御データが保持されているため、コ
ントローラ５内のＩ／Ｏレジスタ５ａが保持する制御デ
ータが消失したとしても、実害が及ぶことはない。また
、ＣＰＵ２によるアクセスがなされない期間は、コント
ローラ５に対する電源の供給が中断されるため、無駄な
電力が消費されることはない。

【００１４】一方、上記中断期間を交えてＣＰＵ２が再
びコントローラ５にアクセスすると、ステップ（１０６
）の判断結果を受けて、ステップ（１０７）において、
ただちに主制御回路１３から電源スイッチ回路１２に対
し閉成信号が供給され、コントローラ５に対する通電が
再開される。また、このときにデータ制御回路１６に対
して主制御回路１３からロウレベルの信号が供給され、
メモリ制御回路１５はバックアップ用メモリ１４内の前
記Ｉ／Ｏアドレスに対応するメモリアドレスから制御デ
ータを読み出し、データ制御回路１６を介してコントロ
ーラ５内のＩ／Ｏレジスタ５ａに転送する。また、これ
と同時にメモリ制御回路１５がＣＰＵ２によるアクセス
を待機させるウエイト信号を出力し、主制御回路１３に
対してはロウレベルの信号を供給する。こうして、省電
力手段によるパワーセーブ機能が働く直前にコントロー
ラ５内のＩ／Ｏレジスタ５ａに保持されていた制御デー
タが、バックアップ用メモリ１４からデータ制御回路１
６を経由してコントローラ５内のＩ／Ｏレジスタ５ａに
書き込まれる。そして、最後にメモリ制御回路１５が主
制御回路１３に対してハイレベルの信号を出力し、ＣＰ
Ｕ２がコントローラ５に対して自由に読み書きできるよ
うになり、ステップ（１０４）に戻る。

【００１５】このように、情報処理装置１１は、コント
ローラ５内のＩ／Ｏレジスタ５ａに書き込む制御データ
をバックアップ用メモリ１４にも保存しておき、コント
ローラ５に対してあらかじめ定めた一定期間を越えてＣ
ＰＵ２によるアクセスがなされないときに、コントロー
ラ５の電源を切るととともに、コントローラ５に対して
ＣＰＵ２が再アクセスするときは、コントローラ５に対
して電源を供給したのち、バックアップ用メモリ１４内
の制御データをコントローラ５内のＩ／Ｏレジスタ５ａ
に転送する構成としたから、コントローラ５は真に必要
なときにだけ通電されることになる。従って、コントロ
ーラ５に常時通電する従来の情報処理装置１のごとく、
コントローラ５において無駄に電力が消費されることは
なく、またコントローラ５内のＩ／Ｏレジスタ５ａに対
して最後に書き込んだ制御データは、バックアップ用メ
モリ１４に保存されているため、コントローラ５に対す
る通電を断っても必要な制御データが消失してしまうこ
とはなく、従って使用するコントローラ５の数が増える
ほど、省電力効果を挙げることができる

【００１６】

【発明の効果】以上説明したように、この発明によれば
、コントローラ内のレジスタに書き込む制御データをメ
モリにも保存しておき、コントローラに対してあらかじ
め定めた一定期間を越えてＣＰＵによるアクセスがなさ
れないときに、コントローラの電源を切るととともに、
コントローラに対してＣＰＵが再アクセスするときは、
コントローラに対して電源を供給したのち、バックアッ
プ用メモリ内の制御データをコントローラ内のレジスタ
に転送する構成としたから、コントローラは真に必要な
ときにだけ通電されることになり、従ってコントローラ
に常時通電する従来の情報処理装置と異なり、コントロ
ーラにおいて無駄に電力が消費されることはなく、また
コントローラ内のレジスタに対して最後に書き込んだ制
御データはバックアップ用メモリに保存されているため
、コントローラに対する通電を断っても、必要な制御デ
ータが消失してしまうことはなく、これにより使用する
コントローラの数が増えるほど、省電力効果を挙げるこ
とができる等の優れた効果を奏する。

【図面の簡単な説明】

【図１】この発明の情報処理装置の一実施例を示す回路
ブロック図である。

【図２】図１に示した情報処理装置の動作を説明するた
めのフローチャートである。

【図３】従来の情報処理装置の一例を示す回路ブロック
図である。

【符号の説明】

２　　ＣＰＵ ５　　コントローラ ５ａ　　Ｉ／Ｏレジスタ １１　　情報処理装置 １２　　電源スイッチ回路 １３　　省電力手段（主制御回路） １４　　バックアップ用メモリ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　内蔵するレジスタにＣＰＵによって制
   御データを読み書きされて周辺装置を制御するコントロ
   ーラと、前記ＣＰＵが前記レジスタに書き込むときに同
   じ制御データを書き込まれるバックアップ用メモリと、
   前記ＣＰＵによる前記コントローラへのアクセスを監視
   し、一定期間アクセスが中断されたときに前記コントロ
   ーラの電源を切り、前記ＣＰＵがその後再び前記コント
   ローラにアクセスするときは、前記コントローラに電源
   を供給したのち、前記コントローラの電源が切断される
   前に前記バックアップ用メモリに書き込まれた制御デー
   タを読み出し、前記コントローラに転送する省電力手段
   とを具備することを特徴とする情報処理装置。