JPH0113573B2 - - Google Patents

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JPH0113573B2
JPH0113573B2 JP58073280A JP7328083A JPH0113573B2 JP H0113573 B2 JPH0113573 B2 JP H0113573B2 JP 58073280 A JP58073280 A JP 58073280A JP 7328083 A JP7328083 A JP 7328083A JP H0113573 B2 JPH0113573 B2 JP H0113573B2
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JP
Japan
Prior art keywords
host processor
input
signal line
clock signal
circuit
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JP58073280A
Other languages
English (en)
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JPS59200327A (ja
Inventor
Kazuya Yonezu
Keiji Matsumoto
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NEC Corp
Original Assignee
Nippon Electric Co Ltd
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Publication date
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Priority to US06/604,274 priority patent/US4841440A/en
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Publication of JPH0113573B2 publication Critical patent/JPH0113573B2/ja
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G06F1/3228—Monitoring task completion, e.g. by use of idle timers, stop commands or wait commands

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Description

【発明の詳細な説明】 本発明はホスト・プロセツサとともに使用され
る周辺装置の制御方式に関するものである。
CMOSプロセツサはCMOS製造技術により作
られたプロセツサであり、低消費電力で動作する
ことを特徴とする。これらのCMOSプロセツサ
の中で、特にホスト・プロセツサではより消費電
力を低く抑えるために、通常、ホスト・プロセツ
サが動作を停止している期間はプロセツサ内に供
給されるクロツク信号を止めている。この状態は
スタンバイ・モードと呼ばれている。このスタン
バイ・モードは、通常、ホスト・プロセツサ自身
が内部の命令により設定し、外部からの割込み信
号やリセツト信号等により解除されるように構成
されている。しかしながら、周辺装置、すなわち
ホスト・プロセツサより指令を受けて動作するコ
ントローラには、ホスト・プロセツサのスタンバ
イ・モードと等しい低消費電力化が施こされてい
るのが現状である。これはこのコントローラ自体
がホスト・プロセツサのように自己自身を制御す
る機能をもつているためである。従つて、ホス
ト・プロセツサの低消費電力化が達成できても、
これと対に働らく周辺装置の低消費電力化は満足
できるものではなく、システム全体の電力消費量
はやはり多かつた。
本発明はホスト・プロセツサとともに使用され
る周辺装置に対してスタンバイ・モードを設定し
かつこれを解除する有効な方式を提供することに
ある。この目的を達成するために本発明では、ホ
スト・プロセツサの指令により処理を行なう周辺
装置にクロツク信号とシステム・リセツト信号と
の入力端を設け、前記システム・リセツト信号に
より前記周辺装置への前記クロツク信号の供給を
停止し、前記ホスト・プロセツサからの指令によ
り前記クロツク信号の供給を開始するようにした
ことを特徴とする。
本発明によれば周辺装置に対するクロツク信号
の供給をシステム・リセツト信号によつて停止
し、かつこれをホスト・プロセツサからの指令で
解除するようにしているので、周辺装置自体がホ
スト・プロセツサのように自己制御機能を有して
いなくても、ホスト・プロセツサにおけるスタン
バイ・モードと等しい状態を作ることができ、シ
ステム全体の低消費電力化を大きく向上すること
ができる。
以下本発明の一実施例を図面を参照しながら説
明する。
第１図は本発明を用いたシステムの構成例で、
１はホスト・プロセツサ、２はCMOSペリフエ
ラル・コントローラ、３はデータの読み書き等を
制御する制御バス、４はアドレスバス、５は指令
やデータの情報が転送されるデータ・バス、６は
CMOSペリフエラル・コントローラへの外部リ
セツト信号線、７はCMOSペリフエラル・コン
トローラを選探する選択信号線、８はCMOSペ
リフエラル・コントローラへの指令やデータの書
き込み信号線、９はホスト・プロセツサより出力
され、CMOSペリフエラル・コントローラへ入
力されるクロツク信号線、１０はCMOSペリフ
エラル・コントローラの中に設定され、そのスタ
ンバイ・モードの設定及び解除の制御動作を行な
う制御回路部である。
第２図は制御回路部１０を詳細に示した図で、
１１はスタンバイ・モードの設定時には活性にな
り、解除時にはクロツク信号がのる信号線、１２
はホスト・プロセツサの指令により活性となる内
部リセツト信号線、１３は２入力AND回路、１
４および１５は２入力NOR回路、１６は２入力
OR回路、１７は２入力AND回路を示している。
第１図において、スタンバイ・モードの設定は
外部リセツト信号６が活性になることにより行な
われる。そしてスタンバイ・モードの解除は制御
バス３の書き込み信号線８及びアドレスバス４の
選択信号線７によりホスト・プロセツサ１からデ
ータ・バス５を経てCMOSペリフエラル・コン
トローラ２へ指令が与えられた時に行なわれる。
この動作を第２図を参照して詳細に述べる。
まず、スタンバイ・モードの設定は次のように
行なわれる。外部リセツト信号線６が活性となる
ことにより、２入力OR回路16の出力が活性とな
る。そして、２入力NOR回路１４の出力が不活
性となることにより、２入力AND回路１３の出
力は、クロツク信号線９の状態に関係なく不活性
となり、信号線１１にクロツク信号はのらず、
CMOSペリフエラル・コントローラ２内にクロ
ツク信号は供給されない。この結果、スタンバ
イ・モードが設定される。また、外部リセツト信
号線６の代りに内部リセツト信号線１２が活性に
なつても同様にしてスタンバイ・モードが設定さ
れるようにしてもよい。
一方、解除は次のように行なわれる。選択信号
線７及び書き込み信号線８が活性となることによ
り、２入力AND回路１７の出力が活性となる。
そして２入力NOR回路１５の出力が不活性とな
ることにより２入力NOR回路１４の出力は活性
となり、クロツク信号線９のクロツク信号は２入
力AND回路１３を経て信号線１１にのる。この
結果クロツク信号はCMOSペリフエラル・コン
トローラ２内に供給されスタンバイ・モードは解
除され、ペリフエラル・コントローラ２はホス
ト・プロセツサからの指令に基いて動作を実行す
る。
以上のように、CMOSペリフエラル・コント
ローラ２内へのクロツク信号の供給を制御するこ
とにより、システム全体の消費電力を大きく減ら
すことができる。
【図面の簡単な説明】
第１図は本発明の一実施例によるシステム構成
ブロツク図、第２図はその制御回路部の回路ブロ
ツク図を示す。 １……ホスト・プロセツサ、２……CMOSペ
リフエラル・コントローラ、３……制御バス、４
……アドレスバス、５……データバス、６……外
部リセツト信号線、７……選択信号線、８……書
き込み信号線、９……クロツク信号線、１０……
制御回路部、１１……CMOSペリフエラル・コ
ントローラ内部へクロツク信号を供給する信号
線、１２……内部リセツト信号線、１３……２入
力AND回路、１４……２入力NOR回路、15……
２入力NOR回路、16……２入力OR回路、１７…
…２入力AND回路。

Claims (1)

    【特許請求の範囲】
  1. １ ホスト・プロセツサと制御バス、アドレスバ
    スおよびデータバスで接続され、前記ホスト・プ
    ロセツサからの指令によつて処理を行なう周辺装
    置の制御方式において、前記周辺装置には前記ホ
    スト・プロセツサよりクロツク信号を与え、かつ
    前記ホスト・プロセツサをリセツトするために該
    ホスト・プロセツサへ印加されるシステム・リセ
    ツト信号を印加するようになし、該システム・リ
    セツト信号が発生された時にはそれによつて前記
    ホスト・プロセツサから与えられる前記クロツク
    信号の入力を禁止するようにゲート回路を閉じ、
    前記ホスト・プロセツサから前記制御バスを介し
    て供給される書込み信号と前記アドレスバスを介
    して供給される選択信号とがともに前記周辺装置
    に印加された時に前記ゲート回路を開いて前記ク
    ロツク信号の入力を許可するようにしたことを特
    徴とする周辺装置の制御方式。
JP58073280A 1983-04-26 1983-04-26 周辺装置の制御方式 Granted JPS59200327A (ja)

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JP58073280A JPS59200327A (ja) 1983-04-26 1983-04-26 周辺装置の制御方式
US06/604,274 US4841440A (en) 1983-04-26 1984-04-26 Control processor for controlling a peripheral unit

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JPS59200327A JPS59200327A (ja) 1984-11-13
JPH0113573B2 true JPH0113573B2 (ja) 1989-03-07

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