JPH04328637A - 並列プロセッサー - Google Patents
並列プロセッサーInfo
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- JPH04328637A JPH04328637A JP3099132A JP9913291A JPH04328637A JP H04328637 A JPH04328637 A JP H04328637A JP 3099132 A JP3099132 A JP 3099132A JP 9913291 A JP9913291 A JP 9913291A JP H04328637 A JPH04328637 A JP H04328637A
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- parallel processor
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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-
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＲＩＳＣ（縮小命令セ
ットコンピュータ）型のマイクロプロセッサーに係り、
特にスーパースケーラー（Ｓｕｐｅｒｓｃａｌａｒ ）
方式を使って複数の命令を並列処理する並列プロセッサ
ーに関する。
ットコンピュータ）型のマイクロプロセッサーに係り、
特にスーパースケーラー（Ｓｕｐｅｒｓｃａｌａｒ ）
方式を使って複数の命令を並列処理する並列プロセッサ
ーに関する。
【０００２】
【従来の技術】従来、データプロセッサーの処理方式は
、一命令を順次処理するＳＩＳＤ（Ｓｉｎｇｌｅ Ｉｎ
ｓｔｒｕｃｔｉｏｎ Ｓｉｎｇｌｅ Ｄａｔａ）が主流
であった。そして、プロセッサーの性能向上の要求に対
しては、まずは、取り扱うデータ幅の拡大、動作周波数
の向上により対応し、さらに、処理自体をいくつかのセ
クションに分けて複数のデータを同時に処理するパイプ
ライン方式や、浮動小数点演算などの特殊処理専用のハ
ードウェアの追加により対応してきた。
、一命令を順次処理するＳＩＳＤ（Ｓｉｎｇｌｅ Ｉｎ
ｓｔｒｕｃｔｉｏｎ Ｓｉｎｇｌｅ Ｄａｔａ）が主流
であった。そして、プロセッサーの性能向上の要求に対
しては、まずは、取り扱うデータ幅の拡大、動作周波数
の向上により対応し、さらに、処理自体をいくつかのセ
クションに分けて複数のデータを同時に処理するパイプ
ライン方式や、浮動小数点演算などの特殊処理専用のハ
ードウェアの追加により対応してきた。
【０００３】図５は、演算ユニットを１組しか持たない
従来のパイプラインプロセッサーを示している。ここで
、５１はレジスタファイル、ＲＰはレジスタファイル５
１のリードポート、ＷＰはレジスタファイル５１のライ
トポート、５２は算術論理演算器（ＡＬＵ）、５３１お
よび５３２は２入力セレクタ回路、５４ａ〜５４ｄはフ
リップフロップ回路、５５ａ〜５５ｃおよび５６ａ〜５
６ｃはトライステートバッファ回路、１７は命令デコー
ダである。
従来のパイプラインプロセッサーを示している。ここで
、５１はレジスタファイル、ＲＰはレジスタファイル５
１のリードポート、ＷＰはレジスタファイル５１のライ
トポート、５２は算術論理演算器（ＡＬＵ）、５３１お
よび５３２は２入力セレクタ回路、５４ａ〜５４ｄはフ
リップフロップ回路、５５ａ〜５５ｃおよび５６ａ〜５
６ｃはトライステートバッファ回路、１７は命令デコー
ダである。
【０００４】このパイプラインプロセッサーにおいて、
例えば図３に示すような命令１〜命令４を実行する場合
、図６に示すように、４段のステージＩ〜ＩＶで命令１
について命令デコードＤ、命令実行Ｅ、メモリアクセス
Ｍ、レジスタライトＷを順次実行し、ステージＩＩ〜Ｖ
で命令２を実行し、ステージＩＩＩ 〜ＶＩで命令３を
実行し、ステージＩＶ〜ＶＩＩ で命令４を実行するの
で、その演算結果をレジスタに書込むまでに合計７サイ
クルを必要とする。
例えば図３に示すような命令１〜命令４を実行する場合
、図６に示すように、４段のステージＩ〜ＩＶで命令１
について命令デコードＤ、命令実行Ｅ、メモリアクセス
Ｍ、レジスタライトＷを順次実行し、ステージＩＩ〜Ｖ
で命令２を実行し、ステージＩＩＩ 〜ＶＩで命令３を
実行し、ステージＩＶ〜ＶＩＩ で命令４を実行するの
で、その演算結果をレジスタに書込むまでに合計７サイ
クルを必要とする。
【０００５】一方、プロセッサーの一層の性能向上に対
する要求に対しては、複数の命令を同時（並列）に実行
するＭＩＭＤ（Ｍｕｌｔｉｐｌｅ−ｉｎｓｔｒｕｃｔｉ
ｏｎ ｓｔｒｕｃｔｉｏｎ Ｍｕｌｔｉｐｌｅ−ｄａｔ
ａ ｓｔｒｅａｍ ）方式が有効である。これは、複数
の演算処理装置を備え、これらを同時に働かす方式であ
り、同一の演算器のアレイを有するアレイプロセッサー
とか、相異なる演算器を複数組有し、複数のパイプライ
ンを持つスーパースケーラー方式の並列プロセッサーな
どがある。
する要求に対しては、複数の命令を同時（並列）に実行
するＭＩＭＤ（Ｍｕｌｔｉｐｌｅ−ｉｎｓｔｒｕｃｔｉ
ｏｎ ｓｔｒｕｃｔｉｏｎ Ｍｕｌｔｉｐｌｅ−ｄａｔ
ａ ｓｔｒｅａｍ ）方式が有効である。これは、複数
の演算処理装置を備え、これらを同時に働かす方式であ
り、同一の演算器のアレイを有するアレイプロセッサー
とか、相異なる演算器を複数組有し、複数のパイプライ
ンを持つスーパースケーラー方式の並列プロセッサーな
どがある。
【０００６】前者のアレイプロセッサーは、一般のデー
タ処理への応用が難しいので応用分野が限られる。これ
に対して、スーパースケーラー方式のプロセッサーは、
その制御方式が従来のプロセッサーの制御方式の拡張に
相当するものとしてとらえることができるので、一般の
データ処理への応用が比較的簡単である。
タ処理への応用が難しいので応用分野が限られる。これ
に対して、スーパースケーラー方式のプロセッサーは、
その制御方式が従来のプロセッサーの制御方式の拡張に
相当するものとしてとらえることができるので、一般の
データ処理への応用が比較的簡単である。
【０００７】スーパースケーラー方式の並列プロセッサ
ーは、複数組の演算器を同時に働かせることにより１ク
ロック（サイクル）の間に複数の命令を並列に実行する
。この場合、命令の処理は、複数の命令を同時にフェッ
チ／デコードし、これを演算器で実行するので、従来の
プロセッサーに比べて高い処理能力を発揮する。
ーは、複数組の演算器を同時に働かせることにより１ク
ロック（サイクル）の間に複数の命令を並列に実行する
。この場合、命令の処理は、複数の命令を同時にフェッ
チ／デコードし、これを演算器で実行するので、従来の
プロセッサーに比べて高い処理能力を発揮する。
【０００８】図７は、２組の演算ユニットを有し、２つ
の命令を並列に実行するように構成された２本のパイプ
ラインを持つ従来のスーパースケーラー方式の並列プロ
セッサーを示している。
の命令を並列に実行するように構成された２本のパイプ
ラインを持つ従来のスーパースケーラー方式の並列プロ
セッサーを示している。
【０００９】ここで、７１はレジスタファイル、ＲＰは
レジスタファイル７１のリードポート、ＷＰはレジスタ
ファイル７１のライトポート、７２１および７２２はＡ
ＬＵ、７３１ａ、７３１ｂ、７３２ａ、７３２ｂは２入
力セレクタ回路、７４１ａ〜７４１ｄ、７４２ａ〜７４
２ｄはフリップフロップ回路、７５１ａ〜７５１ｃ、７
６１ａ〜７６１ｃおよび７５２ａ〜７５２ｃ、７６２ａ
〜７６２ｃはトライステートバッファ回路、７７１およ
び７７２は命令デコーダである。
レジスタファイル７１のリードポート、ＷＰはレジスタ
ファイル７１のライトポート、７２１および７２２はＡ
ＬＵ、７３１ａ、７３１ｂ、７３２ａ、７３２ｂは２入
力セレクタ回路、７４１ａ〜７４１ｄ、７４２ａ〜７４
２ｄはフリップフロップ回路、７５１ａ〜７５１ｃ、７
６１ａ〜７６１ｃおよび７５２ａ〜７５２ｃ、７６２ａ
〜７６２ｃはトライステートバッファ回路、７７１およ
び７７２は命令デコーダである。
【００１０】この並列プロセッサーにおいて、図３に示
したような命令１〜命令４を実行する場合、図８に示す
ように、命令１・命令２については、４段のステージＩ
〜ＩＶで命令デコードＤ、命令実行Ｅ、メモリアクセス
Ｍ、レジスタライトＷを順次実行し、命令３・命令４に
ついては、４段のステージＶ〜ＶＩＩＩで命令デコード
Ｄ、命令実行Ｅ、メモリアクセスＭ、レジスタライトＷ
を順次実行する。
したような命令１〜命令４を実行する場合、図８に示す
ように、命令１・命令２については、４段のステージＩ
〜ＩＶで命令デコードＤ、命令実行Ｅ、メモリアクセス
Ｍ、レジスタライトＷを順次実行し、命令３・命令４に
ついては、４段のステージＶ〜ＶＩＩＩで命令デコード
Ｄ、命令実行Ｅ、メモリアクセスＭ、レジスタライトＷ
を順次実行する。
【００１１】この時、命令１・命令２の演算結果をレジ
スタに書込むまでの期間は命令３・命令４を実行するこ
とができない。従って、命令３・命令４の演算結果をレ
ジスタを書込むまでの所要時間は、命令１・命令２の実
行に要する４サイクルと命令３・命令４の実行に要する
４サイクルとの合計８サイクルとなる。
スタに書込むまでの期間は命令３・命令４を実行するこ
とができない。従って、命令３・命令４の演算結果をレ
ジスタを書込むまでの所要時間は、命令１・命令２の実
行に要する４サイクルと命令３・命令４の実行に要する
４サイクルとの合計８サイクルとなる。
【００１２】即ち、上記したような従来のスーパースケ
ーラー方式の並列プロセッサーは、ハードウェアが増加
したにも拘らず、並列実行可能な命令数を越える命令の
実行に際して、ある命令の演算結果がレジスタに書込ま
れるまでの期間は別の命令を実行できず、結果的に命令
の実行時間が長くなる場合が生じる。
ーラー方式の並列プロセッサーは、ハードウェアが増加
したにも拘らず、並列実行可能な命令数を越える命令の
実行に際して、ある命令の演算結果がレジスタに書込ま
れるまでの期間は別の命令を実行できず、結果的に命令
の実行時間が長くなる場合が生じる。
【００１３】
【発明が解決しようとする課題】上記したように従来の
スーパースケーラー方式の並列プロセッサーは、並列実
行可能な命令数を越える命令の実行に際して命令の実行
時間が長くなる場合が生じるという問題があった。
スーパースケーラー方式の並列プロセッサーは、並列実
行可能な命令数を越える命令の実行に際して命令の実行
時間が長くなる場合が生じるという問題があった。
【００１４】本発明は上記の問題点を解決すべくなされ
たもので、命令の実行時間が短くなり、命令処理の性能
の向上を図り得るスーパースケーラー方式の並列プロセ
ッサーを提供することを目的とする。
たもので、命令の実行時間が短くなり、命令処理の性能
の向上を図り得るスーパースケーラー方式の並列プロセ
ッサーを提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明は、最大Ｎ（Ｎ＞
１）個の命令を並列実行できるように構成された複数の
パイプラインを持つスーパースケーラー方式の並列プロ
セッサーにおいて、少なくとも２本のパイプラインの各
ステージのデータ出力を上記パイプライン間で授受する
ためのバイパス回路を具備することを特徴とする。
１）個の命令を並列実行できるように構成された複数の
パイプラインを持つスーパースケーラー方式の並列プロ
セッサーにおいて、少なくとも２本のパイプラインの各
ステージのデータ出力を上記パイプライン間で授受する
ためのバイパス回路を具備することを特徴とする。
【００１６】
【作用】あるパイプラインの任意のステージの演算結果
をレジスタファイルに書込む前に別のパイプラインに取
り込んで別の演算のオペランドとして使用することが可
能になるので、並列実行可能な命令数を越える命令の実
行に際しても命令の実行時間が短くなり、命令処理の性
能の向上を図ることが可能になる。
をレジスタファイルに書込む前に別のパイプラインに取
り込んで別の演算のオペランドとして使用することが可
能になるので、並列実行可能な命令数を越える命令の実
行に際しても命令の実行時間が短くなり、命令処理の性
能の向上を図ることが可能になる。
【００１７】
【実施例】以下、図面を参照して本発明の一実施例を詳
細に説明する。
細に説明する。
【００１８】図１は、スーパースケーラー方式の並列プ
ロセッサーの一部を示している。この並列プロセッサー
は、複数組（例えば２組）の演算ユニットを有し、この
２組の演算ユニットを同時に働かせることにより１クロ
ックの間に最大２つの命令を並列に実行するように構成
された複数本（本例では２本）のパイプラインを持って
いる。
ロセッサーの一部を示している。この並列プロセッサー
は、複数組（例えば２組）の演算ユニットを有し、この
２組の演算ユニットを同時に働かせることにより１クロ
ックの間に最大２つの命令を並列に実行するように構成
された複数本（本例では２本）のパイプラインを持って
いる。
【００１９】ここで、１１はレジスタファイル、ＲＰは
レジスタファイル１１のリードポート、ＷＰはレジスタ
ファイル１１のライトポート、１２１および１２２はＡ
ＬＵ、１３１ａ、１３１ｂ、１３２ａ、１３２ｂは２入
力セレクタ回路、１４１ａ〜１４１ｄ、１４２ａ〜１４
２ｄはフリップフロップ回路、１５１ａ〜１５１ｆ、１
６１ａ〜１６１ｆおよび１５２ａ〜１５２ｆ、１６２ａ
〜１６２ｆはトライステートバッファ回路、１７１およ
び１７２は命令デコーダである。
レジスタファイル１１のリードポート、ＷＰはレジスタ
ファイル１１のライトポート、１２１および１２２はＡ
ＬＵ、１３１ａ、１３１ｂ、１３２ａ、１３２ｂは２入
力セレクタ回路、１４１ａ〜１４１ｄ、１４２ａ〜１４
２ｄはフリップフロップ回路、１５１ａ〜１５１ｆ、１
６１ａ〜１６１ｆおよび１５２ａ〜１５２ｆ、１６２ａ
〜１６２ｆはトライステートバッファ回路、１７１およ
び１７２は命令デコーダである。
【００２０】図２は、前記トライステートバッファ回路
１５１ａ〜１５１ｆ、１６１ａ〜１６１ｆおよび１５２
ａ〜１５２ｆ、１６２ａ〜１６２ｆのうちの１個を代表
的に取り出して回路例を示している。Ｖｃｃは電源電位
、Ｖｓｓは接地電位、Ｄは前記パイプラインからの入力
データ、Ｅは前記命令デコーダ１７１または１７２から
の活性化（イネーターブル）制御信号、２１は二入力ナ
ンドゲート、２２はインバータ回路、２３は二入力ノア
ゲート、２４はＰＭＯＳトランジスタ、２５はＮＭＯＳ
トランジスタである。イネーターブル制御信号Ｅが“Ｈ
”レベルの場合には、入力データＤが“Ｈ”レベルであ
ると、二入力ナンドゲート２１の出力が“Ｌ”レベル、
二入力ノアゲート２３の出力が“Ｌ”レベル、ＰＭＯＳ
トランジスタ２４がオン、ＮＭＯＳトランジスタ２５が
オフになり、バッファ出力は“Ｈ”レベルになる。
１５１ａ〜１５１ｆ、１６１ａ〜１６１ｆおよび１５２
ａ〜１５２ｆ、１６２ａ〜１６２ｆのうちの１個を代表
的に取り出して回路例を示している。Ｖｃｃは電源電位
、Ｖｓｓは接地電位、Ｄは前記パイプラインからの入力
データ、Ｅは前記命令デコーダ１７１または１７２から
の活性化（イネーターブル）制御信号、２１は二入力ナ
ンドゲート、２２はインバータ回路、２３は二入力ノア
ゲート、２４はＰＭＯＳトランジスタ、２５はＮＭＯＳ
トランジスタである。イネーターブル制御信号Ｅが“Ｈ
”レベルの場合には、入力データＤが“Ｈ”レベルであ
ると、二入力ナンドゲート２１の出力が“Ｌ”レベル、
二入力ノアゲート２３の出力が“Ｌ”レベル、ＰＭＯＳ
トランジスタ２４がオン、ＮＭＯＳトランジスタ２５が
オフになり、バッファ出力は“Ｈ”レベルになる。
【００２１】上記とは逆に、入力データＤが“Ｌ”レベ
ルであると、二入力ナンドゲート２１の出力が“Ｈ”レ
ベル、二入力ノアゲート２３の出力が“Ｈ”レベル、Ｐ
ＭＯＳトランジスタ２４がオフ、ＮＭＯＳトランジスタ
２５がオンになり、バッファ出力は“Ｌ”レベルになる
。
ルであると、二入力ナンドゲート２１の出力が“Ｈ”レ
ベル、二入力ノアゲート２３の出力が“Ｈ”レベル、Ｐ
ＭＯＳトランジスタ２４がオフ、ＮＭＯＳトランジスタ
２５がオンになり、バッファ出力は“Ｌ”レベルになる
。
【００２２】これに対して、イネーターブル制御信号Ｅ
が“Ｌ”レベルの場合には、二入力ナンドゲート２１の
出力が入力データＤのレベルに関係なく“Ｈ”レベルに
なり、二入力ノアゲート２３の出力が入力データＤのレ
ベルに関係なく“Ｌ”レベルになり、ＰＭＯＳトランジ
スタ２４およびＮＭＯＳトランジスタ２５がそれぞれオ
フになり、バッファ出力は高インピーダンス状態になる
。
が“Ｌ”レベルの場合には、二入力ナンドゲート２１の
出力が入力データＤのレベルに関係なく“Ｈ”レベルに
なり、二入力ノアゲート２３の出力が入力データＤのレ
ベルに関係なく“Ｌ”レベルになり、ＰＭＯＳトランジ
スタ２４およびＮＭＯＳトランジスタ２５がそれぞれオ
フになり、バッファ出力は高インピーダンス状態になる
。
【００２３】上記並列プロセッサーにおいて、例えば図
３に示すような命令１〜命令４を実行する場合、図４に
示すように、命令１・命令２については、４段のステー
ジＩ〜ＩＶで命令デコードＤ、命令実行Ｅ、メモリアク
セスＭ、レジスタライトＷを順次実行し、命令３・命令
４については、４段のステージＩＩ〜Ｖで命令デコード
Ｄ、命令実行Ｅ、メモリアクセスＭ、レジスタライトＷ
を順次実行するように制御が行われる。
３に示すような命令１〜命令４を実行する場合、図４に
示すように、命令１・命令２については、４段のステー
ジＩ〜ＩＶで命令デコードＤ、命令実行Ｅ、メモリアク
セスＭ、レジスタライトＷを順次実行し、命令３・命令
４については、４段のステージＩＩ〜Ｖで命令デコード
Ｄ、命令実行Ｅ、メモリアクセスＭ、レジスタライトＷ
を順次実行するように制御が行われる。
【００２４】即ち、ステージＩでは、命令１に対して、
レジスタファイル１１からレジスタの値＄１、＄２の値
を読み出して各対応して２入力セレクタ回路１３１ａ、
１３１ｂを介してフリップフロップ回路１４１ａ、１４
１ｂに格納し、命令２に対して、レジスタファイル１１
からレジスタの値＄４、＄５を読み出して各対応して２
入力セレクタ回路１３２ａ、１３２ｂを介してフリップ
フロップ回路１４２ａ、１４２ｂに格納する。
レジスタファイル１１からレジスタの値＄１、＄２の値
を読み出して各対応して２入力セレクタ回路１３１ａ、
１３１ｂを介してフリップフロップ回路１４１ａ、１４
１ｂに格納し、命令２に対して、レジスタファイル１１
からレジスタの値＄４、＄５を読み出して各対応して２
入力セレクタ回路１３２ａ、１３２ｂを介してフリップ
フロップ回路１４２ａ、１４２ｂに格納する。
【００２５】ステージＩＩでは、命令１に対して、ＡＬ
Ｕ１２１で＄１＋＄２の加算を実行してその結果をフリ
ップフロップ回路１４１ｃに格納し、命令２に対して、
ＡＬＵ１２２で＄４＋＄５の加算を実行してその結果を
フリップフロップ回路１４２ｃに格納する。この場合、
これらの演算結果をレジスタファイル１１に書込まない
。 また、命令３に対して、上記ＡＬＵ１２１の演算結果＄
３をトライステートバッファ回路１５１ａおよび２入力
セレクタ回路１３１ａを介して前記フリップフロップ回
路１４１ａにオペランドとして格納すると共に、前記Ａ
ＬＵ１２２の演算結果＄６をトライステートバッファ回
路１６２ｄおよび２入力セレクタ回路１３１ｂを介して
前記フリップフロップ回路１４１ｂにオペランドとして
格納する。
Ｕ１２１で＄１＋＄２の加算を実行してその結果をフリ
ップフロップ回路１４１ｃに格納し、命令２に対して、
ＡＬＵ１２２で＄４＋＄５の加算を実行してその結果を
フリップフロップ回路１４２ｃに格納する。この場合、
これらの演算結果をレジスタファイル１１に書込まない
。 また、命令３に対して、上記ＡＬＵ１２１の演算結果＄
３をトライステートバッファ回路１５１ａおよび２入力
セレクタ回路１３１ａを介して前記フリップフロップ回
路１４１ａにオペランドとして格納すると共に、前記Ａ
ＬＵ１２２の演算結果＄６をトライステートバッファ回
路１６２ｄおよび２入力セレクタ回路１３１ｂを介して
前記フリップフロップ回路１４１ｂにオペランドとして
格納する。
【００２６】また、命令４に対して、前記記ＡＬＵ１２
１の演算結果＄３をトライステートバッファ回路１５１
ｄおよび２入力セレクタ回路１３２ａを介して前記フリ
ップフロップ回路１４２ａに格納すると共に、前記ＡＬ
Ｕ１２２の演算結果＄６をトライステートバッファ回路
１６２ａおよび２入力セレクタ回路１３２ｂを介して前
記フリップフロップ回路１４２ｂに格納する。
１の演算結果＄３をトライステートバッファ回路１５１
ｄおよび２入力セレクタ回路１３２ａを介して前記フリ
ップフロップ回路１４２ａに格納すると共に、前記ＡＬ
Ｕ１２２の演算結果＄６をトライステートバッファ回路
１６２ａおよび２入力セレクタ回路１３２ｂを介して前
記フリップフロップ回路１４２ｂに格納する。
【００２７】ステージＩＩＩでは、命令１に対して、前
記フリップフロップ回路１４１ｃに格納されている命令
１の演算結果＄３をフリップフロップ回路１４１ｄに転
送し、命令２に対して、前記フリップフロップ回路１４
２ｃに格納されている演算結果＄６をフリップフロップ
回路１４２ｄに転送する。
記フリップフロップ回路１４１ｃに格納されている命令
１の演算結果＄３をフリップフロップ回路１４１ｄに転
送し、命令２に対して、前記フリップフロップ回路１４
２ｃに格納されている演算結果＄６をフリップフロップ
回路１４２ｄに転送する。
【００２８】また、命令３に対して、ＡＬＵ１２１で＄
３と＄６との論理和演算を実行してその結果をフリップ
フロップ回路１４１ｃに格納し、命令４に対して、ＡＬ
Ｕ１２２で＄３と＄６との論理積演算を実行してその結
果をフリップフロップ回路１４２ｃに格納する。
３と＄６との論理和演算を実行してその結果をフリップ
フロップ回路１４１ｃに格納し、命令４に対して、ＡＬ
Ｕ１２２で＄３と＄６との論理積演算を実行してその結
果をフリップフロップ回路１４２ｃに格納する。
【００２９】ステージＩＶでは、前記フリップフロップ
回路１４１ｄに格納されている命令１の演算結果＄３を
レジスタファイル１１に書込むと共にフリップフロップ
回路１４２ｄに格納されている命令２の演算結果＄６を
レジスタファイル１１に書込む。
回路１４１ｄに格納されている命令１の演算結果＄３を
レジスタファイル１１に書込むと共にフリップフロップ
回路１４２ｄに格納されている命令２の演算結果＄６を
レジスタファイル１１に書込む。
【００３０】また、命令３に対して、前記フリップフロ
ップ回路１４１ｃに格納されている命令３の演算結果＄
７をフリップフロップ回路１４１ｄに転送し、命令４に
対して、前記フリップフロップ回路１４２ｃに格納され
ている演算結果＄８をフリップフロップ回路１４２ｄに
転送する。
ップ回路１４１ｃに格納されている命令３の演算結果＄
７をフリップフロップ回路１４１ｄに転送し、命令４に
対して、前記フリップフロップ回路１４２ｃに格納され
ている演算結果＄８をフリップフロップ回路１４２ｄに
転送する。
【００３１】ステージＶでは、前記フリップフロップ回
路１４１ｄに格納されている命令３の演算結果＄７をレ
ジスタファイル１１に書込むと共にフリップフロップ回
路１４２ｄに格納されている命令４の演算結果＄８をレ
ジスタファイル１１に書込む。
路１４１ｄに格納されている命令３の演算結果＄７をレ
ジスタファイル１１に書込むと共にフリップフロップ回
路１４２ｄに格納されている命令４の演算結果＄８をレ
ジスタファイル１１に書込む。
【００３２】従って、命令３・命令４の演算結果をレジ
スタファイル１１に書込むまでの所要時間は、合計５サ
イクルとなり、図７に示した従来例の並列プロセッサー
における所要時間８サイクルと比べて３サイクル短縮し
ている。
スタファイル１１に書込むまでの所要時間は、合計５サ
イクルとなり、図７に示した従来例の並列プロセッサー
における所要時間８サイクルと比べて３サイクル短縮し
ている。
【００３３】即ち、上記実施例の並列プロセッサーによ
れば、２本のパイプラインの各ステージのデータ出力を
上記パイプライン間で授受するためのバイパス回路（ト
ライステートバッファ回路１５１ａ〜１５１ｆ、１６１
ａ〜１６１ｆ、１５２ａ〜１５２ｆ、１６２ａ〜１６２
ｆ）を有している。
れば、２本のパイプラインの各ステージのデータ出力を
上記パイプライン間で授受するためのバイパス回路（ト
ライステートバッファ回路１５１ａ〜１５１ｆ、１６１
ａ〜１６１ｆ、１５２ａ〜１５２ｆ、１６２ａ〜１６２
ｆ）を有している。
【００３４】これにより、あるパイプラインの任意のス
テージの演算結果をレジスタファイル１１に書込む前に
別のパイプラインに取り込んで別の演算のオペランドと
して使用することができる。従って、並列実行可能な命
令数を越える命令の実行に際しても命令の実行時間が短
くなり、命令処理の性能の大幅な向上を図ることができ
る。なお、上記バイパス回路を命令実行用演算器と同じ
半導体チップ上に搭載することにより、並列プロセッサ
ーのシステム構成を簡単化できる。
テージの演算結果をレジスタファイル１１に書込む前に
別のパイプラインに取り込んで別の演算のオペランドと
して使用することができる。従って、並列実行可能な命
令数を越える命令の実行に際しても命令の実行時間が短
くなり、命令処理の性能の大幅な向上を図ることができ
る。なお、上記バイパス回路を命令実行用演算器と同じ
半導体チップ上に搭載することにより、並列プロセッサ
ーのシステム構成を簡単化できる。
【００３５】
【発明の効果】上述したように本発明のスーパースケー
ラー方式の並列プロセッサーによれば、命令の実行時間
を短くし、命令処理の性能を向上させることができる。
ラー方式の並列プロセッサーによれば、命令の実行時間
を短くし、命令処理の性能を向上させることができる。
【図１】本発明のスーパースケーラー方式の並列プロセ
ッサーの一実施例におけるパイプラインを示す論理回路
図。
ッサーの一実施例におけるパイプラインを示す論理回路
図。
【図２】図１中のトライステートバッファ回路の一例を
示す回路図。
示す回路図。
【図３】図１の並列プロセッサーにおいて並列実行され
る命令１〜命令４の一例を記述する図。
る命令１〜命令４の一例を記述する図。
【図４】図１の並列プロセッサーにおいて図３の命令１
〜命令４を実行する際の各ステージの状況を示す図。
〜命令４を実行する際の各ステージの状況を示す図。
【図５】従来の演算器を１組しか持たないパイプライン
プロセッサーにおけるパイプラインを示す論理回路図。
プロセッサーにおけるパイプラインを示す論理回路図。
【図６】図５のパイプラインプロセッサーにおいて図３
の命令１〜命令４を実行する際の各ステージの状況を示
す図。
の命令１〜命令４を実行する際の各ステージの状況を示
す図。
【図７】従来の複数組の演算器を持つスーパースケーラ
ー方式の並列プロセッサーにおける２本のパイプライン
を示す論理回路図。
ー方式の並列プロセッサーにおける２本のパイプライン
を示す論理回路図。
【図８】図７の並列プロセッサーにおいて図３の命令１
〜命令４を実行する際の４段のステージの状況を示す図
。
〜命令４を実行する際の４段のステージの状況を示す図
。
１１…レジスタファイル、１２１、１２２…ＡＬＵ、１
３１ａ、１３１ｂ、１３２ａ、１３２ｂ…２入力セレク
タ回路、１４１ａ〜１４１ｄ、１４２ａ〜１４２ｄ…フ
リップフロップ回路、１５１ａ〜１５１ｆ、１６１ａ〜
１６１ｆおよび１５２ａ〜１５２ｆ、１６２ａ〜１６２
ｆ…トライステートバッファ回路、１７１、１７２…命
令デコーダ。
３１ａ、１３１ｂ、１３２ａ、１３２ｂ…２入力セレク
タ回路、１４１ａ〜１４１ｄ、１４２ａ〜１４２ｄ…フ
リップフロップ回路、１５１ａ〜１５１ｆ、１６１ａ〜
１６１ｆおよび１５２ａ〜１５２ｆ、１６２ａ〜１６２
ｆ…トライステートバッファ回路、１７１、１７２…命
令デコーダ。
Claims (3)
- 【請求項１】 最大Ｎ（Ｎ＞１）個の命令を並列実行
できるように構成された複数のパイプラインを持つスー
パースケーラー方式の並列プロセッサーにおいて、少な
くとも２本のパイプラインの任意の一つ以上のステージ
のデータ出力を上記パイプライン間で授受するためのバ
イパス回路を具備することを特徴とする並列プロセッサ
ー。 - 【請求項２】 請求項１記載の並列プロセッサーにお
いて、前記バイパス回路は、あるパイプラインの各ステ
ージのデータ出力を別のパイプラインのデータ入力線に
転送するトライステートバッファ回路が用いられている
ことを特徴とする並列プロセッサー。 - 【請求項３】 請求項１または２記載の並列プロセッ
サーにおいて、前記バイパス回路は、命令実行用演算器
と同じ半導体チップ上に搭載されていることを特徴とす
る並列プロセッサー。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3099132A JP2693651B2 (ja) | 1991-04-30 | 1991-04-30 | 並列プロセッサー |
| KR1019920006751A KR950012120B1 (ko) | 1991-04-30 | 1992-04-22 | 병렬프로세서 |
| US08/293,164 US5467476A (en) | 1991-04-30 | 1994-08-19 | Superscalar processor having bypass circuit for directly transferring result of instruction execution between pipelines without being written to register file |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3099132A JP2693651B2 (ja) | 1991-04-30 | 1991-04-30 | 並列プロセッサー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04328637A true JPH04328637A (ja) | 1992-11-17 |
| JP2693651B2 JP2693651B2 (ja) | 1997-12-24 |
Family
ID=14239217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3099132A Expired - Fee Related JP2693651B2 (ja) | 1991-04-30 | 1991-04-30 | 並列プロセッサー |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5467476A (ja) |
| JP (1) | JP2693651B2 (ja) |
| KR (1) | KR950012120B1 (ja) |
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| JPH04367936A (ja) * | 1991-06-17 | 1992-12-21 | Mitsubishi Electric Corp | スーパースカラープロセッサ |
| JPH08272611A (ja) * | 1995-03-31 | 1996-10-18 | Nec Corp | マイクロプロセッサ |
| KR100346515B1 (ko) * | 1993-11-17 | 2002-11-30 | 썬 마이크로시스템즈, 인코포레이티드 | 수퍼파이프라인된수퍼스칼라프로세서를위한임시파이프라인레지스터파일 |
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1991
- 1991-04-30 JP JP3099132A patent/JP2693651B2/ja not_active Expired - Fee Related
-
1992
- 1992-04-22 KR KR1019920006751A patent/KR950012120B1/ko not_active Expired - Lifetime
-
1994
- 1994-08-19 US US08/293,164 patent/US5467476A/en not_active Expired - Lifetime
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Also Published As
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|---|---|
| JP2693651B2 (ja) | 1997-12-24 |
| KR950012120B1 (ko) | 1995-10-14 |
| US5467476A (en) | 1995-11-14 |
| KR920020315A (ko) | 1992-11-21 |
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