JPH01231126A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は情報処理装置に関し、特にパイプライン制御に
おけるレジスタ干渉制御回路に関するものである。

（従来の技術） 従来、複数の命令を同時に並行処理するパイプライン制
御の情報処理装置においては、特開昭５８−１５４０４
５号公報に記載されているように、レジスタファイルを
読出して各処理をする命令、例えば加算命令（以後、Ａ
命令と称す）、即値加算命令（以後、ＡＩ命令と称す）
、比較命令（以後、Ｃ命令と称す）のような演算命令を
実行する際に、該各命令において、読出しを指定したレ
ジスタファイルの内容が、先行する命令、例えばロード
命令（以後、Ｌ命令と称す）のような、レジスタファイ
ルにデータを格納する命令の実行によってレジスタファ
イルの内容が変更される場合、即ち、レジスタ干渉が起
きる場合には、先行のし命令がレジスタファイルを変更
した後に当該演算命令が実行される。

第２図は本発明に係わる演算命令の例を示す図、第３図
は第２図に示す命令をレジスタ干渉なしに実行している
タイムチャート、第４図はレジスタ干渉により先行命令
の終了を待機する場合のタイムチャートである。

第２図において、ＯＰは命令コード、Ｄはレジスタファ
イルの書込みアドレス、ＳＯ，Ｓｌはレジスタファイル
の読出しアドレス、■は即値データである。第２図に示
す各命令は、所定のマシンサイクルに従ってＩ、Ｒ，Ｅ
、Ｐ、Ｗの５つのステージにより第３図のようにバイブ
ライン制御され、！ステージでは命令読出しを、Ｒステ
ージでは、レジスタファイルの読出し及び命令解読と、
ＡＩ命令或はＬ命令による即値データ生成を、Ｅステー
ジでは、Ａ命令或はＡＩ命令による加算と、Ｌ命令によ
るアドレス計算と、Ｃ命令による比較等の演算を、Ｐス
テージではＬ命令によるデータアクセスを、Ｗステージ
では、Ａ命令及びＡＩ命令と、Ｌ命令によるレジスタ書
込みを実行する。

第４図では、命令１がＬ命令で、命令２が例えばＡ命令
だとすれば、Ｌ命令によってＥステージでアドレス計算
しＰステージでキャッシュ、主記憶装置等から読出した
データを格納する動作と、Ａ命令によってＲステージで
レジスタ読出しをしてＥステージで加算しようとする動
作とでレジスタ干渉してＸで示す待ち状態が生ずる。

このようなレジスタ干渉はレジスタファイルの読出しア
ドレスと先行命令の書込みアドレスを示すビットを命令
中から抽出し、この２つのアドレスが一致するかどうか
を判定するための比較回路によって、その一致を判定し
た場合に検出される。

（発明が解決しようとする課題） しかしながら上記のようなレジスタ干渉を検出する方法
では、先行命令がレジスタファイルに書込まない命令で
あっても、或は実行する命令がレジスタファイルを読出
さない命令であっても命令中からアドレスを示すビット
を抽出し、比較器によりレジスタ干渉が検出されてしま
うことになる。

このように本来レジスタ干渉が生じていない場合でもレ
ジスタ干渉が検出されてしまうことから先行命令終了ま
での不必要な待ち時間が生じて、処理能力が低下すると
いう問題点があった。

本発明は上記問題点に鑑み、レジスタ干渉が生じていな
いときは待ち時間が生じないようにした情報処理装置を
提供することを目的とする。

（課題を解決するための手段） 本発明は前記問題点を解決するために、命令レジスタか
らの命令信号を読出すステージと、該命令信号に基づい
てレジスタファイルから演算用のデータを読出すステー
ジと、該演算用データを用いて演算器により演算するス
テージと、その演算結果をレジスタファイルに書込むス
テージとを有してパイプライン制御する情報処理装置に
おいて、先行命令によるレジスタファイルへの書込みア
ドレスを各ステージ、毎に保持するアドレス保持手段と
、当該命令によるレジスタファイルの読出しアドレスと
前記アドレス保持手段に保持された各ステージの書込み
アドレスとをそれぞれ比較して相互の一致信号或いは不
一致信号を出力する比較手段と、前記アドレス保持手段
が各保持対象とした先行命令の各ステージと現行命令の
ステージとにより該各ステージ毎にレジスタ干渉が生ず
るか否かを設定しているレジスタ干渉設定手段と、前記
レジスタ干渉が生ずるステージにおいて前記命令レジス
タの読出しを停止させる命令停止手段と、前記レジスタ
干渉が生じないステージにおいて前記比較手段が一致信
号を出力したとき先行命令による当該ステージのデータ
を現行命令によるレジスタファイルの読出しデータに代
えて前記演算器に与えるゲート手段とを備えた。

（作　用） 本発明によれば、先行命令による各ステージの書込みア
ドレスと当該命令によるステージとにより、レジスタ干
渉が生じているならば、命令レジスタの読出しが停止さ
れ、レジスタ干渉が生じていないならば、そのときの先
行命令の書込みアドレスと当該命令の読出しアドレスが
一致していると、現行命令によるレジスタファイルの読
出しデータに代えて、先行命令による当該ステージのデ
ータを演算器に与えて、継続して各ステージが実行され
る。

（実施例） 第５図は本発明の一実施例として情報処理装置の要部構
成を示すブロック図であり、１は演算回路、２は命令読
出し回路、３はデータアクセス回路、４はキャッシュメ
モリ、５は主記憶装置である。

第１図は第５図の演算回路１の構成を示すブロック図、
第６図は第１図のレジスタ干渉検出回路８の構成を示す
ブロック図である。

第１図において、６は第１図に示す演算命令を格納する
命令レジスタ、ＡＮＤは命令停止手段としてのアンドゲ
ート、７はその命令コードＯＰを解読する命令解読器、
８は先行命令の各ステージと当該命令のステージとによ
るレジスタ干渉を検出するレジスタ干渉検出回路、９，
１０．１１はそれぞれ先行命令の各ステージＥ、Ｐ、Ｗ
による書込みアドレスＤを格納するアドレス保持手段と
してのレジスタ、１２はレジスタファイル、１３はレジ
スタファイル１２の読出しデータ（ＳＯ）等を格納する
レジスタ、１４はレジスタファイル１２の読出しデータ
（Ｓｌ）や命令レジスタ６の即値データＩ等を格納する
レジスタ、１５はこれら各データ（Ｓｏ　）、（Ｓｌ　
）、Ｉに対する四則演算等を行なう演算器、１６はｅＬ
算器１５の出力データを格納するレジスタ、１７はレジ
スタ１６のデータ或はデータアクセス回路３による読出
しデータとを切換える切換回路、１８は切換回路１７を
介するデータを格納するレジスタ、０１〜ＧＢは、レジ
スタ１８、切換回路１７、演算器１５等のデータをバス
ＬＯ或はＬｌに迂回させるゲート手段としての各ゲート
である。

第６図において、１９〜２４は、当該命令による各読出
しアドレスＳＯ或はＳｌと、各レジスタ９．１０．１１
の各信号線Ｄｅ、Ｄｐ、ＤｗのデータＤとをそれぞれ比
較する比較器（比較手段）、２５．２６．２７はレジス
タ９，１０．１１と同期して命令解読器７が解読した後
記する信号ｄ１゜ｄ２を格納するフラグレジスタ、Ｍ１
〜Ｍ６は各命令種別について各ステージ毎にレジスタ干
渉が生ずるか否かを設定しているレジスタ干渉設定手段
としての論理回路、Ｍｅは第１図のアンドゲートに対す
る作動信号ｇｅを生成する論理回路である。

次に第２図のＡ命令を例に、第５図、第１図による情報
処理装置の動作を説明する。

第３図を参照し、■ステージでは、命令読出し回路２が
キャッシュメモリ４或は主記憶装置５から演算回路１の
命令レジスタ６に命令を読出す。

Ｒステージでは、アンドゲートＡＮＤを介するクロック
ＣＬＯＣＫの立上りで、命令レジスタ６に各命令ＯＰ、
Ｄ、Ｓｏ、Ｓｔをセットし、レジスタ読出しアドレスＳ
Ｏ，ＳＬにより、レジスタファイル１２の内容（Ｓｏ　
）　、　　（ＳＬ　）をバスＬＯ。

Ｌｌに読出す。同時にレジスタ干渉検出回路８ヘアドレ
スＳＯ，Ｓｔをセットし、命令コードＯＰを命令解読器
７にセットし、命令解読器７による解読結果をレジスタ
干渉検出回路８ヘセツトする。

Ｅステージでは、バスＬＯ，Ｌｌに読出されたレジスタ
ファイルの内容（ＳＯ）　、　　（ＳＬ　）をレジスタ
１３．１４ヘセツトし、演算器１５で加算（ＳＯ）　＋
　（ＳＬ　’）を実行する。そしてレジスタ９は書込み
アドレスＤをセットする。Ｐステージでは、演算器１５
の出力（ＳＯ）　＋　（ＳＬ　）をレジスタ１６ヘセツ
トし、切換回路１７を介してレジスタ１８へ演算結果（
Ｓｏ　）　＋　（ＳＬ　）をセットする。レジスタ１０
はレジスタ９の内容（書込みアドレスＤ）をセットする
。Ｗステージでは、レジスタ１０の内容（書込みアドレ
スＤ）をセットしてレジスタファイル１２への書込みア
ドレスＤとして出力し、演算結果（ｓＯ）　＋　（ＳＬ
　）をレジスタ１８からレジスタファイル１２へ書込む
。

次に、Ｃ命令では、■ステージとＲステージではＡ命令
と同じ動作であるが、Ｅステージでは演算器１５で比較
演算（Ｓ・０）−（Ｓｌ）を実行した後、Ｐステージと
Ｗステージでは何も動作せず、レジスタファイル１２へ
の書込みは実行しない。

次に、ＡＩ命令では、Ｒステージにおいて命令レジスタ
６の即値アドレス■をバスＬｌにセットする。他はＡ命
令と同様な加算動作（Ｓｏ）＋１である。

次にＬ命令では、ＥステージまではＡＩ命令と同じ動作
（Ｓｏ）＋Ｉであり、Ｐステージでは演算器１５の出力
（Ｓｏ）＋１をアドレスとしてレジスタ１６、データア
クセス回路３を介してキャッシュメモリ４又は主記憶装
置５をアクセスし、その読出しデータ（（Ｓｏ）＋Ｉ）
を、切換回路１７を介してレジスタ１８ヘセツトする。

ＷステージではＡ命令と同様にレジスタ１１の書込みア
ドレスＤとレジスタ１８の読出しデータ（（ＳＯ＞＋１
）をレジスタファイル１２へ書込む。

次に第６図に示すレジスタ干渉検出回路８について説明
する。

命令解読器７の信号ｄｌは、後記するレジスタ干渉検出
時に先行命令の終了を待ってレジスタ読出しを行なう２
時、即ちＬ命令で“１”になり、Ａ命令、ＡＩ命令、Ｃ
命令で“０”となる。信号ｄ２は、レジスタ書込みアド
レスＤが有効である時、即ち人命台、ＡＩ命令、Ｌ命令
で“１°になり、Ｃ命令で“０”となる。信号ｄ３は、
レジスタ読出しアドレスＳＯが有効な時、即ちＡ、ＡＩ
。

Ｌ、Ｃ命令で“１°となる。信号ｄ４は、レジスタ読出
しアドレスＳｔが有効な時、即ちＡ命令、Ｃ命令で１ｍ
になり、Ｌ命令、ＡＩ命令で“０゛となる。信号線ｒｏ
、ｒｌにはそれぞれ命令中のレジスタ読出しアドレスＳ
Ｏと、レジスタ読出しアドレスＳ１或は即値アドレスＩ
を、そして信号線Ｄｅ、Ｄｐ、ＤｖにはそれぞれＥ、Ｐ
、Ｗステージを実行中の命令のレジスタ書込みアドレス
Ｄ（以後、適宜にこれらを書込みアドレスＤｅ。

Ｄｐ、Ｄｖと称す）を各レジスタ９．１０．１１から受
ける。比較器１９．２０，２１，２２゜２３．２４は各
ステージＥ、Ｐ、Ｗにおいて、これらの読出しアドレス
ＳＯ，Ｓｔと書込みアドレスＤｅ、Ｄｐ、Ｄｖとを比較
し、一致した時“１ｍを出力する。フラグレジスタ２５
，２６．２７は書込みアドレスＤ（３，Ｄｐ、Ｄｖと同
期して信号ｄｉ、ｄ２を順次セットする。

ここで比較器１９に着目し、読出しアドレスＳＯと、書
込みアドレスＤｅが一致し、信号ｄ３が１”、信号ｄ２
ｅが“１”の時に信号ｄｌｅが“０”であれば論理回路
Ｍｌを介して信号ｇ５を“１″としてレジスタ干渉なし
を検出し、信号ｄｉｅが１１１であれば、論理回路Ｍｅ
を介して信号ｇｅをｍＯ”とすることにより、レジスタ
干渉を検出する。言い換えれば、例えば命令２によるレ
ジスタ読出しアドレスＳＯが有効（ｄ３が′１つであり
、命令１がＬ命令（ｄ　ｌｅが“１”）であって、書込
みアドレスＤｅが有効（ｄ　２ｅが“１”）であり、該
各読出しアドレスＳＯと書込みアドレスＤｅとが一致し
た時に、レジスタ干渉が検出される。

信号ｇｅが“０°になると、第４図を参照し、命令１の
Ｅ、Ｐステージにより、アクセスデータ（（Ｓｏ）＋１
）がアクセス回路３、切換回路１７を介してレジスタ１
８にセットされるまで、ゲートＡＮＤにより命令レジス
タ６へのセットを中止し、第４図におけるＸ状態のよう
に命令２で、例えばＡ命令によるレジスタ６の読出しを
待たせる。

次に、命令１がＡ或はＡＩ命令（ｄ　ｌｅが“０“）で
あって、比較器１９が“１”で、信号ｇ５が“１”の場
合を第３図、第４図を参照して説明する。

例えば命令１がＡ命令、命令２がＡＩ命令で命令１の書
込みアドレスＤと命令２の読出しアドレスＳＯがレジス
タファイル１２の同じアドレスを指定した場合、先に述
べた様に、命令１のＥステージ（マシンサイクル−３）
においては演算器１５で加算を実行しており、この結果
がレジスタファイル１２に書込まれるのは命令１のＷス
テージ（マシンサイクル−５）である。命令２がこの書
込み内容をレジスタファイル１２から読出して演算を実
行するとすれば、命令２のＲステージをマシンサイクル
５以降まで待たせてレジスタファイルを読出し、その後
、演算を実行しなければならないため、第４図の様にＸ
状態を生じ、命令の実行が遅れてしまうが、第１図で信
号ｇ５が“１″の場合にはゲートＧ５が開き、命令１の
Ｅステージで演算器１５の演算結果がレジスタＧ５を介
してレジスタ１３にセットされる。レジスタ１３にセッ
トされた内容は、マシンサイクル５でレジスタファイル
１２に書込むものと同一であり、命令２のＲステージで
は、ＳＯで指定したレジスタファイル１２の内容を読出
すことなく、命令２のＥステージで、レジスタ１３とレ
ジスタ１４（命令２によるＡＩ命令のＩで指定した値）
の内容によって演算器１５で演算され（マシンサイクル
４）、その結果がマシンサイクル６でレジスタファイル
１２に書込まれる。よって、第３図の様にＸ状態なしに
命令実行が可能となる。

（発明の効果） 以上説明したように本発明によれば、レジスタ干渉が生
じないステージにおいては、先行命令の書込みアドレス
と当該命令の読出しアドレスが一致した場合に、先行命
令の書込みアドレスによるデータを当該命令の読出しデ
ータに代えて使用するようにして、当該命令による読出
しの動作のためのバイブラインの待ち状態を不要にした
ので、情報処理装置の処理能力の向上が図れる。

【図面の簡単な説明】

第１図は本発明の実施例を示す情報処理装置の演算回路
の構成を示すブロック図、第２図は演算命令の例を示す
図、第３図はバイブラインの演算命令実行中のタイムチ
ャート、第４図はバイブラインの先行命令実行の終了を
待機する場合のタイムチャート、第５図は第１図の演算
回路を含む情報処理装置の要部構成を示すブロック図、
第６図は第１図のレジスタ干渉検出回路の構成を示すブ
ロック図である。 ６・・・命令レジスタ、７・・・命令解読器、８・・・
レジスタ干渉検出回路１．９．１０．１１・・・レジス
タ（アドレス保持手段）、１２・・・レジスタファイル
、１５・・・演算器、１９，２０，２１，２２，２３゜
２４・・・比較器（比較手段）、Ｍｌ、Ｍ２．Ｍ３゜Ｍ
４　、Ｍ５　、Ｍ６　、Ｍｃ・・・論理回路（レジスタ
干渉設定手段）、Ｇｌ、Ｇ２．Ｇ３．Ｇ４．Ｇ５゜Ｇ６
・・・ゲート（ゲート手段）　、ＡＮＤ・・・アンドゲ
ート（命令停止手段）。 特許出願人　　沖電気工業株式会社 代理人　弁理士　　吉　１）精　孝 Ａ余４　　ｍ二仁イ［コニ丁■！［］で≦巨＝［Ｉ［二
■二三三三三三三］（Ｓｏ）＋（Ｓ＋）−ＤＣ骨「【］
ヨ］［「■ヨヨ（Ｓｏ）−（Ｓ＋）Ａｌ析−［工■Σ口
］］（Ｓｏ）＋Ｉ−ＤＬ　命令　　［コニに打玉＝二Ｉ
ＥΣ二ＩＨＩ■■二＝］■ニニニ二＝］年づ呂入装−，
，４５ｘ７　トレ１第３図

Claims (1)

1. 【特許請求の範囲】 命令レジスタからの命令信号を読出すステージと、該命
   令信号に基づいてレジスタファイルから演算用のデータ
   を読出すステージと、該演算用データを用いて演算器に
   より演算するステージと、その演算結果をレジスタファ
   イルに書込むステージとを有してパイプライン制御する
   情報処理装置において、 先行命令によるレジスタファイルへの書込みアドレスを
   各ステージ毎に保持するアドレス保持手段と、 当該命令によるレジスタファイルの読出しアドレスと前
   記アドレス保持手段に保持された各ステージの書込みア
   ドレスとをそれぞれ比較して相互の一致信号或いは不一
   致信号を出力する比較手段と、 前記アドレス保持手段が各保持対象とした先行命令の各
   ステージと現行命令のステージとにより該各ステージ毎
   にレジスタ干渉が生ずるか否かを設定しているレジスタ
   干渉設定手段と、 前記レジスタ干渉が生ずるステージにおいて前記命令レ
   ジスタの読出しを停止させる命令停止手段と、 前記レジスタ干渉が生じないステージにおいて前記比較
   手段が一致信号を出力したとき先行命令による当該ステ
   ージのデータを現行命令によるレジスタファイルの読出
   しデータに代えて前記演算器に与えるゲート手段とを備
   えた ことを特徴とする情報処理装置。