JPH04328869A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
- Publication number
- JPH04328869A JPH04328869A JP9887991A JP9887991A JPH04328869A JP H04328869 A JPH04328869 A JP H04328869A JP 9887991 A JP9887991 A JP 9887991A JP 9887991 A JP9887991 A JP 9887991A JP H04328869 A JPH04328869 A JP H04328869A
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- Japan
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- forming
- gate electrode
- conductivity type
- layer
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ（
ＦＥＴ）およびその製造方法に関し、特にゲート電極が
絶縁膜上に形成されたＭＯＳ形のＦＥＴおよびその製造
方法に関するものである。
ＦＥＴ）およびその製造方法に関し、特にゲート電極が
絶縁膜上に形成されたＭＯＳ形のＦＥＴおよびその製造
方法に関するものである。
【０００２】
【従来の技術】従来、代表的なＭＯＳ形ＦＥＴとしては
、例えば、図３（ａ）に示される構造のものがある。 ｐ形半導体基板１にはｎ形の不純物層２，３が形成され
ており、半導体基板１上には酸化膜４が形成されている
。この酸化膜４上にはゲート電極５が形成されており、
このゲート電極５は層間絶縁膜６上に形成された配線層
７に接続されている。また、配線層８，９はｎ形不純物
層２，３にオーミック接触しており、配線層８はドレイ
ン電極，配線層９はソース電極として機能する。このよ
うな構造をしたＦＥＴは、ｎ形不純物層２，３がゲート
電極に対して自己整合的に形成されて製造される。 このＦＥＴを用いて構成された増幅器の例を同図（ｂ）
に示す。端子ＩＮを介してゲートに信号が入力され、ド
レイン・ソース間に増幅電流が流れることによって出力
信号が現れ、端子ＯＵＴから取り出される。
、例えば、図３（ａ）に示される構造のものがある。 ｐ形半導体基板１にはｎ形の不純物層２，３が形成され
ており、半導体基板１上には酸化膜４が形成されている
。この酸化膜４上にはゲート電極５が形成されており、
このゲート電極５は層間絶縁膜６上に形成された配線層
７に接続されている。また、配線層８，９はｎ形不純物
層２，３にオーミック接触しており、配線層８はドレイ
ン電極，配線層９はソース電極として機能する。このよ
うな構造をしたＦＥＴは、ｎ形不純物層２，３がゲート
電極に対して自己整合的に形成されて製造される。 このＦＥＴを用いて構成された増幅器の例を同図（ｂ）
に示す。端子ＩＮを介してゲートに信号が入力され、ド
レイン・ソース間に増幅電流が流れることによって出力
信号が現れ、端子ＯＵＴから取り出される。
【０００３】また、この他に、図４に示される構造のＭ
ＯＳ形ＦＥＴもある。すなわち、図３に示されるゲート
電極５のソース電極側の端部およびｎ形不純物層３のゲ
ート電極側の端部を延ばし、図４に示されるように、ゲ
ート電極１０とｎ形不純物層１１との対向面積を増加さ
せた構造である。このようなＭＯＳ形ＦＥＴにおいては
、ｎ形不純物層２，１１がリソグラフィ技術を用いて形
成され、その後、同様なリソグラフィ技術を用いてゲー
ト電極１０が形成される。
ＯＳ形ＦＥＴもある。すなわち、図３に示されるゲート
電極５のソース電極側の端部およびｎ形不純物層３のゲ
ート電極側の端部を延ばし、図４に示されるように、ゲ
ート電極１０とｎ形不純物層１１との対向面積を増加さ
せた構造である。このようなＭＯＳ形ＦＥＴにおいては
、ｎ形不純物層２，１１がリソグラフィ技術を用いて形
成され、その後、同様なリソグラフィ技術を用いてゲー
ト電極１０が形成される。
【０００４】
【発明が解決しようとする課題】しかしながら、図３に
示された従来のＭＯＳ形ＦＥＴを使用して増幅器を構成
する際、ゲート・ソース間には僅かな容量Ｃｇｓ（図３
（ｂ）参照）しか生じないため、ブートストラップ効果
を十分に活用することが出来なかった。このため、上記
従来のＦＥＴを使用して通過帯域の広い増幅器を実現す
ることは困難であり、また、このＦＥＴを通信用ＦＥＴ
に応用した場合には通信帯域が狭くなっていた。
示された従来のＭＯＳ形ＦＥＴを使用して増幅器を構成
する際、ゲート・ソース間には僅かな容量Ｃｇｓ（図３
（ｂ）参照）しか生じないため、ブートストラップ効果
を十分に活用することが出来なかった。このため、上記
従来のＦＥＴを使用して通過帯域の広い増幅器を実現す
ることは困難であり、また、このＦＥＴを通信用ＦＥＴ
に応用した場合には通信帯域が狭くなっていた。
【０００５】一方、図４に示された従来のＭＯＳ形ＦＥ
Ｔではゲート電極１０とｎ形不純物層１１との間の対向
面積が大きくなり、ゲート・ソース間容量Ｃｇｓが増加
するため、図３に示される上記ＦＥＴのような問題は生
じない。しかしながら、ｎ形不純物層２，１１並びにゲ
ート電極１０はそれぞれ別個のリソグラフィ技術を用い
た各工程において形成され、図３のＦＥＴのようにｎ形
不純物層２，３がゲート電極５に対して自己整合的に形
成されない。このため、図４に示される従来のＦＥＴは
、通過帯域の広い増幅器を実現することは可能であるが
、製造時に自己整合プロセスの有する利点が活かされて
いなかった。
Ｔではゲート電極１０とｎ形不純物層１１との間の対向
面積が大きくなり、ゲート・ソース間容量Ｃｇｓが増加
するため、図３に示される上記ＦＥＴのような問題は生
じない。しかしながら、ｎ形不純物層２，１１並びにゲ
ート電極１０はそれぞれ別個のリソグラフィ技術を用い
た各工程において形成され、図３のＦＥＴのようにｎ形
不純物層２，３がゲート電極５に対して自己整合的に形
成されない。このため、図４に示される従来のＦＥＴは
、通過帯域の広い増幅器を実現することは可能であるが
、製造時に自己整合プロセスの有する利点が活かされて
いなかった。
【０００６】
【課題を解決するための手段】本発明はこのような課題
を解消するためになされたもので、ゲート電極を覆って
形成された第２の絶縁膜と、ソース電極がオーミック接
触する第２導電形の不純物層に対向する第２の絶縁膜上
に形成され、ゲート電極に電気的に接続された導電層と
を備えて電界効果トランジスタを構成したものである。
を解消するためになされたもので、ゲート電極を覆って
形成された第２の絶縁膜と、ソース電極がオーミック接
触する第２導電形の不純物層に対向する第２の絶縁膜上
に形成され、ゲート電極に電気的に接続された導電層と
を備えて電界効果トランジスタを構成したものである。
【０００７】また、半導体基板に第２導電形の不純物層
をゲート電極に対して自己整合的に形成する工程と、ゲ
ート電極を覆う第２の絶縁膜を形成する工程と、第２導
電形の不純物層のうちの一方に対向する第２の絶縁膜上
に導電層を形成する工程と、ゲート電極と導電層とを電
気的に接続する配線層を形成すると共に導電層と対向す
る第２導電形の不純物層にオーミック接触してソース電
極を形成し他方の第２導電形の不純物層にオーミック接
触してドレイン電極を形成する工程とを備えて電界効果
トランジスタを製造するものである。
をゲート電極に対して自己整合的に形成する工程と、ゲ
ート電極を覆う第２の絶縁膜を形成する工程と、第２導
電形の不純物層のうちの一方に対向する第２の絶縁膜上
に導電層を形成する工程と、ゲート電極と導電層とを電
気的に接続する配線層を形成すると共に導電層と対向す
る第２導電形の不純物層にオーミック接触してソース電
極を形成し他方の第２導電形の不純物層にオーミック接
触してドレイン電極を形成する工程とを備えて電界効果
トランジスタを製造するものである。
【０００８】
【作用】ゲート・ソース間には、ソース電極にオーミッ
ク接触した第２導電形不純物層とゲート電極に電気的に
接続された導電層との対向面積に比例した容量が発生す
る。
ク接触した第２導電形不純物層とゲート電極に電気的に
接続された導電層との対向面積に比例した容量が発生す
る。
【０００９】また、この導電層はゲート電極に自己整合
的に第２導電形不純物層が形成された後に形成される。
的に第２導電形不純物層が形成された後に形成される。
【００１０】
【実施例】次に、本発明の一実施例によるＭＯＳＦＥＴ
およびその製造方法について以下に説明する。図２はこ
の一実施例によるＭＯＳＦＥＴを製造する際の各工程に
おけるＦＥＴの断面図である。
およびその製造方法について以下に説明する。図２はこ
の一実施例によるＭＯＳＦＥＴを製造する際の各工程に
おけるＦＥＴの断面図である。
【００１１】まず、ｐ形のＳｉ半導体基板２１上にＳｉ
Ｏ２ からなる酸化膜２２およびポリシリコン層が形成
される。さらに、このポリシリコン層がリソグラフィ技
術やエッチング技術によって選択的に除去される。この
エッチングにより、ゲート電極形成領域にあるポリシリ
コン層２３が残される。この残されたポリシリコン層２
３はゲート電極になるものである。その後、ポリシリコ
ン層２３をマスクにしてＢイオン又はＡｓイオンが半導
体基板２１に選択的に注入され、ｎ＋ 形の不純物層２
５，２６が形成される（図２（ａ）参照）。この結果、
これらｎ＋ 形の不純物層２５，２６はゲート電極２３
に対して自己整合的に形成されることになる。
Ｏ２ からなる酸化膜２２およびポリシリコン層が形成
される。さらに、このポリシリコン層がリソグラフィ技
術やエッチング技術によって選択的に除去される。この
エッチングにより、ゲート電極形成領域にあるポリシリ
コン層２３が残される。この残されたポリシリコン層２
３はゲート電極になるものである。その後、ポリシリコ
ン層２３をマスクにしてＢイオン又はＡｓイオンが半導
体基板２１に選択的に注入され、ｎ＋ 形の不純物層２
５，２６が形成される（図２（ａ）参照）。この結果、
これらｎ＋ 形の不純物層２５，２６はゲート電極２３
に対して自己整合的に形成されることになる。
【００１２】次に、、ゲート電極２３を覆う基板表面に
酸化膜２７が形成される（同図（ｂ）参照）。そして、
ｎ＋ 形の不純物層２５に対向する酸化膜２７上にポリ
シリコンからなる導電層２８が、リソグラフィ技術やエ
ッチング技術等を用いて形成される。その後、導電層２
８を覆う基板表面に層間絶縁膜２９が形成される（同図
（ｃ）参照）。
酸化膜２７が形成される（同図（ｂ）参照）。そして、
ｎ＋ 形の不純物層２５に対向する酸化膜２７上にポリ
シリコンからなる導電層２８が、リソグラフィ技術やエ
ッチング技術等を用いて形成される。その後、導電層２
８を覆う基板表面に層間絶縁膜２９が形成される（同図
（ｃ）参照）。
【００１３】次に、層間絶縁膜２９並びに酸化膜２２，
２７がリソグラフィ技術等を用いて選択的に除去される
。そして、層間絶縁膜２９上にアルミニウム（Ａｌ）金
属が蒸着され、蒸着後、この配線金属がリソグラフィ技
術等によってパターニングされる。この結果、第１図に
示される構造のＭＯＳＦＥＴが完成される。このパター
ニングにより、ゲート電極２３と導電層２８とは配線金
属３０ａによって電気的に接続される。また、ｎ＋ 形
の不純物層２５にオーミック接触した配線金属３０ｂが
形成され、ソース電極に相当したものになる。同様に、
ｎ＋ 形の不純物層２６にオーミック接触した配線金属
３０ｃが形成され、ドレイン電極に相当したものになる
。
２７がリソグラフィ技術等を用いて選択的に除去される
。そして、層間絶縁膜２９上にアルミニウム（Ａｌ）金
属が蒸着され、蒸着後、この配線金属がリソグラフィ技
術等によってパターニングされる。この結果、第１図に
示される構造のＭＯＳＦＥＴが完成される。このパター
ニングにより、ゲート電極２３と導電層２８とは配線金
属３０ａによって電気的に接続される。また、ｎ＋ 形
の不純物層２５にオーミック接触した配線金属３０ｂが
形成され、ソース電極に相当したものになる。同様に、
ｎ＋ 形の不純物層２６にオーミック接触した配線金属
３０ｃが形成され、ドレイン電極に相当したものになる
。
【００１４】このように本実施例によるＦＥＴにおいて
は、ソース電極側のｎ＋ 形不純物層２５に対向して導
電層２８が形成されている。この導電層２８は配線金属
３０ａによってゲート電極２３に電気的に接続されてい
るため、ゲート・ソース間には、ｎ＋ 形の不純物層２
５と導電層２８との対向面積に比例した大きさの容量Ｃ
ｇｓが生じる。従って、本実施例によるＦＥＴ構造によ
れば、ゲート・ソース間容量Ｃｇｓを十分に確保するこ
とが可能になる。また、このゲート・ソース間容量Ｃｇ
ｓは、ｎ＋ 形の不純物層２５に対向する導電層２８の
領域形成面積を調節することにより、自由に制御するこ
とが出来る。 このため、ＦＥＴの使用用途に応じたゲート・ソース間
容量Ｃｇｓを簡易に実現することが可能になる。
は、ソース電極側のｎ＋ 形不純物層２５に対向して導
電層２８が形成されている。この導電層２８は配線金属
３０ａによってゲート電極２３に電気的に接続されてい
るため、ゲート・ソース間には、ｎ＋ 形の不純物層２
５と導電層２８との対向面積に比例した大きさの容量Ｃ
ｇｓが生じる。従って、本実施例によるＦＥＴ構造によ
れば、ゲート・ソース間容量Ｃｇｓを十分に確保するこ
とが可能になる。また、このゲート・ソース間容量Ｃｇ
ｓは、ｎ＋ 形の不純物層２５に対向する導電層２８の
領域形成面積を調節することにより、自由に制御するこ
とが出来る。 このため、ＦＥＴの使用用途に応じたゲート・ソース間
容量Ｃｇｓを簡易に実現することが可能になる。
【００１５】また、本実施例によるＦＥＴの製造方法に
おいては、前述のように、ｎ＋ 形の不純物層２５，２
６はゲート電極２３に対して自己整合的に形成される。 このため、自己整合プロセスの有する利点、例えば、マ
スクアライメント作業の軽減化や製造プロセスの簡略化
といった利点を備えつつ、ゲート・ソース間容量Ｃｇｓ
の大きいＦＥＴを実現することが可能になる。また、こ
のような自己整合法は高精度，微細化プロセスをも可能
とし、この結果、高集積化，高密度化された半導体装置
を得ることが出来るようになる。
おいては、前述のように、ｎ＋ 形の不純物層２５，２
６はゲート電極２３に対して自己整合的に形成される。 このため、自己整合プロセスの有する利点、例えば、マ
スクアライメント作業の軽減化や製造プロセスの簡略化
といった利点を備えつつ、ゲート・ソース間容量Ｃｇｓ
の大きいＦＥＴを実現することが可能になる。また、こ
のような自己整合法は高精度，微細化プロセスをも可能
とし、この結果、高集積化，高密度化された半導体装置
を得ることが出来るようになる。
【００１６】
【発明の効果】以上説明したように本発明によるＦＥＴ
のゲート・ソース間には、ソース電極にオーミック接触
した第２導電形不純物層とゲート電極に電気的に接続さ
れた導電層との対向面積に比例した容量が発生する。こ
のため、このＦＥＴを用いて増幅器を構成すると、通過
帯域の広い増幅器を実現することが可能になる。
のゲート・ソース間には、ソース電極にオーミック接触
した第２導電形不純物層とゲート電極に電気的に接続さ
れた導電層との対向面積に比例した容量が発生する。こ
のため、このＦＥＴを用いて増幅器を構成すると、通過
帯域の広い増幅器を実現することが可能になる。
【００１７】また、ゲート・ソース間容量を生じさせる
導電層は、ゲート電極に自己整合的に第２導電形不純物
層が形成された後に形成される。このため、自己整合プ
ロセスの有する利点を備えつつ、ゲート・ソース間容量
の大きいＦＥＴを製造することが可能になる。
導電層は、ゲート電極に自己整合的に第２導電形不純物
層が形成された後に形成される。このため、自己整合プ
ロセスの有する利点を備えつつ、ゲート・ソース間容量
の大きいＦＥＴを製造することが可能になる。
【図１】本発明の一実施例によるＭＯＳＦＥＴの構造を
示す断面図である。
示す断面図である。
【図２】図１に示されたＦＥＴの各製造工程における断
面図である。
面図である。
【図３】従来のＭＯＳＦＥＴの第１の例を示す図である
。
。
【図４】従来のＭＯＳＦＥＴの第２の例を示す図である
。
。
２１…ｐ形半導体基板
２２，２７…酸化膜
２３…ポリシリコン層（ゲート電極）
２５，２６…ｎ＋ 形不純物層
２８…導電層
２９…層間絶縁膜
３０ａ，ｂ，ｃ…配線金属
Claims (2)
- 【請求項１】第１導電形半導体基板の表層部に形成され
た第２導電形の不純物層と、前記半導体基板の表面に形
成された第１の絶縁膜と、この第１の絶縁膜上に形成さ
れたゲート電極と、このゲート電極を覆って形成された
第２の絶縁膜と、前記第２導電形の不純物層にオーミッ
ク接触して形成されたドレイン電極およびソース電極と
、このソース電極がオーミック接触する前記第２導電形
の不純物層に対向する前記第２の絶縁膜上に形成され前
記ゲート電極に電気的に接続された導電層とを備えて構
成された電界効果トランジスタ。 - 【請求項２】第１導電形半導体基板の表面に第１の絶縁
膜を形成する工程と、この第１の絶縁膜上にゲート電極
を形成する工程と、前記半導体基板に第２導電形の不純
物層を前記ゲート電極に対して自己整合的に形成する工
程と、前記ゲート電極を覆う第２の絶縁膜を形成する工
程と、前記第２導電形の不純物層のうちの一方に対向す
る前記第２の絶縁膜上に導電層を形成する工程と、前記
ゲート電極と前記導電層とを電気的に接続する配線層を
形成すると共に前記導電層と対向する前記第２導電形の
不純物層にオーミック接触してソース電極を形成し他方
の前記第２導電形の不純物層にオーミック接触してドレ
イン電極を形成する工程とを備えた電界効果トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9887991A JPH04328869A (ja) | 1991-04-30 | 1991-04-30 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9887991A JPH04328869A (ja) | 1991-04-30 | 1991-04-30 | 電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04328869A true JPH04328869A (ja) | 1992-11-17 |
Family
ID=14231449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9887991A Pending JPH04328869A (ja) | 1991-04-30 | 1991-04-30 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04328869A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117269A (ja) * | 1982-12-16 | 1984-07-06 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 半導体デバイスおよびその製造方法 |
| JPH04212467A (ja) * | 1990-04-16 | 1992-08-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1991
- 1991-04-30 JP JP9887991A patent/JPH04328869A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117269A (ja) * | 1982-12-16 | 1984-07-06 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 半導体デバイスおよびその製造方法 |
| JPH04212467A (ja) * | 1990-04-16 | 1992-08-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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