JPH04329024A

JPH04329024A - 入出力バッファ回路

Info

Publication number: JPH04329024A
Application number: JP3098880A
Authority: JP
Inventors: Kazuhiro Sawada; 和宏澤田; Takayasu Sakurai; 貴康櫻井; Koji Matsuda; 光司松田
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1991-04-30
Filing date: 1991-04-30
Publication date: 1992-11-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】［発明の目的］

【０００２】

【産業上の利用分野】本発明は入出力バッファに関し、
特に異なる電源電圧で動作するデバイスとの入出力イン
タフェースを可能にする入出力バッファに関する。

【０００３】

【従来の技術】以下、図を用いて従来の技術による入出
力バッファ回路を説明する。

【０００４】図６に従来の入出力バッファ回路の回路図
を示す。出力バッファとして使用する場合には、出力活
性化信号ＥＮを”Ｈ”にすれば、出力データ信号Ｄｏｕ
ｔのレベル”Ｈ”／”Ｌ”に応じて出力パッドＰＡＤに
”Ｈ”／”Ｌ”が出力される。また入力バッファとして
使用する場合には、出力活性化信号ＥＮを”Ｌ”にすれ
ば、Ｐ型の出力トランジスタＱＰ１０１のゲートノード
Ｎ１０１及びＮ型の出力トランジスタＱＮ１０１のゲー
トノードＮ１０２が、それぞれ”Ｈ”と”Ｌ”のハイイ
ンピーダンス状態になり、入力パッドＰＡＤからＰＭＯ
ＳトランジスタＱＰ１０２及びＱＮ１０２からなる入力
ゲートに信号入力され、最終的にデバイス内部に入力信
号Ｄｉｎが入力されるわけである。

【０００５】図７に出力ノードＮ１０１、Ｎ１０２、及
びＮ１０３に関連するプロセス断面の概念図を示す。こ
こでは入力パッドとして使用される場合を示しており、
ゲートＮ１０２がＶｓｓレベルに、ゲートＮ１０３がＶ
ｃｃレベルになっている。

【０００６】ところで、素子の微細化に伴い、信頼性の
観点からデバイス自身の電源電圧が降下せざるを得なく
なってきている。例えば５Ｖから３．３Ｖへの電源電圧
の移行である。そうした場合、自身の電圧が３．３Ｖで
あり、他のインタフェースするデバイスが５Ｖ動作する
場合が考えられる。特に、最新のマイクロプロセッサチ
ップ等では、ノイズやパワーの観点から低電圧の３．３
Ｖ化に移行すると考えられるが、システムを構成する場
合、周辺ロジックやメモリとしては５Ｖデバイスが必要
となる場合等がある。入力として動作する場合、図７中
、ノードＮ１０３の入力レベルに５Ｖレベルまで印加さ
れることになる。Ｎウェル電位は３．３Ｖであり、３．
３Ｖ＋ＶＦ（ＰＮ接合の順バイアス電位）以上の入力電
位は、図中ＰＮ１で示すＰＮ接合が順バイアスになって
しまい、インタフェースが不可能になってしまうという
問題が生ずる。また入力ゲートＱＰ１０２及びＱＮ１０
２に入力電圧５Ｖが印加されてしまい、信頼性上問題で
ある。

【０００７】上記順バイアスの問題点を解決するため、
図８に示すように、従来の入出力バッファ回路のＰＭＯ
ＳトランジスタＱＰ１１１のＮウェル電位を５Ｖに接続
することが考えられる。図８中、○印が３．３Ｖ（Ｖｃ
ｃ１），◎印が５Ｖ（Ｖｃｃ２）の電位を示す。

【０００８】また図９に、関連するプロセス断面の概念
図を示す。ノードＮ１１４に５Ｖレベルの信号が入力し
てもノードＮ１１６のＮウェルの電位が５Ｖなので、順
バイアスされることはない。ところが入力状態の時、Ｐ
ＭＯＳトランジスタＱＰ１１１の前段のインバータ出力
Ｎ１１２はＶｃｃ１レベルであるため、Ｖｃｃ２レベル
が入力されるとＰＭＯＳトランジスタＱＰ１１１はオン
状態となる。ＱＰ１１１は出力用トランジスタであり、
通常チャネル幅の大きなＰＭＯＳであり、上記オンによ
り電源Ｎ１１５に向かって多大な入力電流ｉ１が流れて
しまうという問題が別に生じる。

【０００９】順バイアスと多大入力リーク電流の問題点
を解決するため、図１０に示すような入出力バッファの
例が、文献（Ｒａｎｄｙ　Ａｌｌｍｏｎ　ｅｔ　ａｌ．
，”Ｓｙｓｔｅｍ，　ａｎｄ　Ｄｅｓｉｇｎ　Ｉｍｐｌ
ｉｃａｔｉｏｎ　ｏｆ　ａ　Ｒｅｄｕｃｅｄ　Ｓｕｐｐ
ｌｙ　Ｖｏｌｔａｇｅ　Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ
”，　ＩＳＳＣＣ’９０，　Ｄｉｇｅｓｔ，ｐ４８，　
１９９０．　）に掲載されている。ここでは問題点解決
に関係する回路だけを示し、各種コントロール回路は省
略している。○印が３．３Ｖ（Ｖｃｃ１），◎印が５Ｖ
（Ｖｃｃ２）の電位を示す。順バイアス問題は図８と同
様に、出力ＰＭＯＳトランジスタのＮウェルの電位をＶ
ｃｃ２に接続して順バイアスを防いでいる。またＩで示
す部分の回路によってノードＮ１２４に５Ｖ入力しても
、ＰＭＯＳトランジスタＱＰ１２３を通して入力Ｎ１２
４から電源Ｎ１２５に向かって多大な入力リーク電流が
流れることを防いでいる。

【００１０】図１１にノードＮ１２２、Ｎ１２３、Ｎ１
２４の入力状態における動作を示す。時刻ｔ１から”Ｈ
”レベル入力を開始して、時刻ｔ２にノードＮ１２４が
Ｖｃｃ１（３．３Ｖ）レベルを越え、時刻ｔ３にてＶｃ
ｃ１＋ＰＭＯＳトランジスタＱＰ１２２のしきい値Ｖｔ
ｐの電位を越えると、ＰＭＯＳトランジスタＱＰ１２３
のゲートＮ１２３の電位がノードＮ１２４の電位に追随
して上昇し、最終的にノードＮ１２３はＶｃｃ２（５Ｖ
）まで達する。これによりサイズの大きな出力用ＰＭＯ
ＳトランジスタＱＰ１２３は完全にオフし、ＰＭＯＳト
ランジスタＱＰ１２３を通しての多大な入力リーク電流
は抑制される。

【００１１】ところが、前記Ｉの部分のＰＭＯＳトラン
ジスタＱＰ１２１、ＮＭＯＳトランジスタＱＮ１２１及
びＱＮ１２２の回路には問題がある。出力トランジスタ
ＱＰ１２３をオフさせるため、ＰＭＯＳトランジスタＱ
Ｐ１２１がオンしてノードＮ１２２のＶｃｃ１のレベル
を伝えるため、ゲート電位をＶｃｃ２（５Ｖ）に接続し
たＮＭＯＳトランジスタＱＮ１２２が挿入されている。出力時はノードＮ１２２のＶｃｃ１（３．３Ｖ）のレベ
ルがノードＮ１２３に伝わり、確実にＰＭＯＳトランジ
スタＱＰ１２３はオフする。ＮＭＯＳトランジスタＱＮ
１２２は、入力時には、逆にノードＮ１２３の電位をノ
ードＮ１２２に伝える働きをする。ＰＭＯＳトランジス
タＱＰ１２１については、出力トランジスタＱＰ１２３
と同様に順バイアスを避けるために、Ｎウェル電位はＶ
ｃｃ２（５Ｖ）が接続されている。ところが、図１１の
動作に示すように、ノードＮ１２２の電位は、ＮＭＯＳ
トランジスタＱＮ１２２の特性（バックバイアス効果等
）のばらつきによって、Ｖｃｃ１＋αになる可能性があ
り、ｉ２のパスで示すような入力リークが存在すること
になる。この入力リーク電流ｉ２は１〜２ｍＡ程度と考
えられるが、入出力パッドが１００以上存在するマイク
ロプロセッサのような場合には、トータル１００ｍＡ以
上の入力リークになる場合があり、大きな問題である。

【００１２】また、この回路構成では出力ＮＭＯＳトラ
ンジスタＱＮ１２３や回路Ｉ部のＰＭＯＳトランジスタ
ＱＰ１２１、ＮＭＯＳトランジスタＱＮ１２１、ＱＮ１
２２及び入力ゲート（図示しない）に、５Ｖレベルの電
位が印加されてしまい、プロセスの信頼性上問題である
。

【００１３】

【発明が解決しようとする課題】以上のように、従来の
入出力バッファでは、自身の電源電圧（例えば３．３Ｖ
）より高い電源電圧レベル（例えば５Ｖ）で信号を入出
力するデバイスとインタフェースする場合に、多大な入
力リーク電流が流れたり、入力ゲートに高い電源電圧レ
ベルが印加されてしまい、プロセスの信頼性上問題であ
るという欠点があった。

【００１４】本発明は、上記問題点を解決するもので、
その目的は、自身の電源電圧より高い電源電圧レベルで
信号を入出力するデバイスとインタフェースする場合に
も、プロセス工程の増加を抑え、しかもプロセス信頼性
も高い入出力バッファ回路を提供することである。

【００１５】

【課題を解決するための手段】前記課題を解決するため
に、本発明の入出力バッファ回路の第１の特徴は、図４
に示す如く、回路外部の信号を入出力する入出力端子Ｐ
ＡＤと、前記入出力端子ＰＡＤから信号を入力する入力
バッファ回路２と、一端を第１の電源Ｖｃｃ１に他端を
前記入出力端子ＰＡＤに基板を第２の電源Ｖｃｃ２にそ
れぞれ接続した第１のＰ型ＭＯＳトランジスタＱＰ１１
と、一端を前記入出力端子ＰＡＤに他端を接地電位端子
にそれぞれ接続した第１のＮ型ＭＯＳトランジスタＱＮ
１１と、一端を前記第１のＰ型ＭＯＳトランジスタＱＰ
１１のゲート端子にゲート端子を第１の電源Ｖｃｃ１に
それぞれ接続した第２のＮ型ＭＯＳトランジスタＱＮ１
２と、一端を前記第１のＰ型ＭＯＳトランジスタＱＰ１
１のゲート端子に他端を前記入出力端子ＰＡＤにゲート
端子を第１の電源Ｖｃｃ１に基板を第２の電源Ｖｃｃ２
にそれぞれ接続した第２のＰ型ＭＯＳトランジスタＱＰ
１２とを具備することである。

【００１６】本発明の入出力バッファ回路の第２の特徴
は、図１に示す如く、回路外部の信号を入出力する入出
力端子ＰＡＤと、前記入出力端子ＰＡＤから信号を入力
する入力バッファ回路２と、第１の電源Ｖｃｃ１で駆動
されるインバータ回路３と、一端を第１の電源Ｖｃｃ１
に他端を前記入出力端子ＰＡＤに基板を第２の電源Ｖｃ
ｃ２にそれぞれ接続した第１のＰ型ＭＯＳトランジスタ
ＱＰ３と、一端を接地電位端子に接続した第１のＮ型Ｍ
ＯＳトランジスタＱＮ４と、一端を前記第１のＰ型ＭＯ
ＳトランジスタＱＰ３のゲート端子Ｎ４に他端を前記イ
ンバータ３の出力端子Ｎ３にゲート端子を第１の電源Ｖ
ｃｃ１にそれぞれ接続した第２のＮ型ＭＯＳトランジス
タＱＮ２と、一端を前記第１のＰ型ＭＯＳトランジスタ
ＱＰ３のゲート端子Ｎ４に他端を前記入出力端子ＰＡＤ
にゲート端子を第１の電源Ｖｃｃ１に基板を第２の電源
Ｖｃｃ２にそれぞれ接続した第２のＰ型ＭＯＳトランジ
スタＱＰ２と、一端を前記入出力端子ＰＡＤに他端を前
記第１のＮ型ＭＯＳトランジスタＱＮ４の他端Ｎ５にゲ
ート端子を第１の電源Ｖｃｃ１にそれぞれ接続した第３
のＮ型ＭＯＳトランジスタＱＮ３と、一端を前記入出力
端子ＰＡＤに他端を入力バッファ回路２の入力端子Ｎ６
にゲート端子を第１の電源Ｖｃｃ１にそれぞれ接続した
第４のＮ型ＭＯＳトランジスタＱＮ５とを具備すること
である。

【００１７】本発明の第３の特徴は、請求項１または２
に記載の入出力バッファ回路において、前記第２のＮ型
ＭＯＳトランジスタＱＮ１２またはＱＮ２のしきい値は
、他のＮ型ＭＯＳトランジスタのしきい値より低い値に
設定されることである。

【００１８】本発明の第４の特徴は、請求項１、２、ま
たは３に記載の入出力バッファ回路において、前記第１
のＰ型ＭＯＳトランジスタＱＰ１１またはＱＰ３は、他
のＰ型ＭＯＳトランジスタのしきい値より高い値に設定
されることである。

【００１９】本発明の第５の特徴は、請求項１、２、３
、または４に記載の入出力バッファ回路において、前記
入出力バッファ回路は、第１の電源が印加される第１の
Ｎウェルと、第２の電源が印加される第２のＮウェルと
を具備することである。

【００２０】

【作用】本発明の第１の特徴の入出力バッファ回路では
、第１のＰ型ＭＯＳトランジスタＱＰ１１と第２のＰ型
ＭＯＳトランジスタＱＰ１２のそれぞれの基板を第２の
電源Ｖｃｃ２に接続しているので、入出力端子ＰＡＤに
第２の電源Ｖｃｃ２と同電位の信号が入力しても順バイ
アスされることはない。これにより、自身の動作する電
源電圧（第１の電源の電圧）より高いデバイスとのイン
タフェースをとることができる。

【００２１】本発明の第２の特徴の入出力バッファ回路
では、出力側としては、ソースを第１の電源Ｖｃｃ１に
基板を第２の電源Ｖｃｃ２にそれぞれ接続した出力用の
第１のＰ型ＭＯＳトランジスタＱＰ３のゲートに、出力
制御用インバータ３の出力端子Ｎ３に直列接続された第
２のＮ型ＭＯＳトランジスタＱＮ２の一端と、入出力端
子ＰＡＤに直列接続され基板に第２の電源Ｖｃｃ２をゲ
ート端子に第１の電源Ｖｃｃ１をそれぞれ接続した第２
のＰ型ＭＯＳトランジスタＱＰ２の一端を、それぞれ接
続し、また、ゲート端子に第１の電源Ｖｃｃ１を接続し
た第３のＮ型ＭＯＳトランジスタＱＮ３を、入出力端子
ＰＡＤと、一端にグランドをゲート端子に出力制御回路
１の出力端子Ｎ２をそれぞれ接続した第１のＮ型ＭＯＳ
トランジスタＱＮ４の他端との間に挿入する構成であり
、入力側としては、入出力端子ＰＡＤと入力バッファ回
路２の間に第４のＮ型ＭＯＳトランジスタＱＮ５が挿入
される構成である。従って、順方向バイアスの問題点は
第１の特徴の入出力バッファ回路と同様に解決できる。更に、入出力端子ＰＡＤから”Ｈ”レベルが入力される
場合、入出力端子ＰＡＤの電位が０Ｖから立ち上がり、
第１の電源Ｖｃｃ１＋第２のＰ型ＭＯＳトランジスタＱ
Ｐ２のしきい値Ｖｔｐのレベルまで高くなると第２のＰ
型ＭＯＳトランジスタＱＰ２がオンし、その後入出力端
子ＰＡＤの電位が第２の電源Ｖｃｃ２まで上がるのに対
して第１のＰ型ＭＯＳトランジスタＱＰ３のゲート電位
は追随して第２の電源Ｖｃｃ２まで上がり、第１のＰ型
ＭＯＳトランジスタＱＰ３をオフさせ、第１のＰ型ＭＯ
ＳトランジスタＱＰ３を通して入出力端子ＰＡＤから第
１の電源Ｖｃｃ１に向かって流れる多大な入力リーク電
流のパスをカットすることができる。また、入出力端子
ＰＡＤから”Ｌ”レベルが入力される場合、グランド側
、電源側共にハイインピーダンス状態に保つことができ
る。

【００２２】また、本発明の第３または第４の特徴の入
出力バッファ回路では、それぞれの要件を満たすことに
より、入出力動作時における貫通電流を阻止することが
できる。

【００２３】

【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。

【００２４】図１に本発明の第１の実施例に係る入出力
バッファ回路の構成図を示す。

【００２５】本実施例の入出力バッファ回路を含む集積
回路には、動作メイン電源として例えば３．３Ｖの電源
電圧Ｖｃｃ１が与えられる。パッドＰＡＤに接続する出
力回路トランジスタはＰＭＯＳトランジスタＱＰ３とＮ
ＭＯＳトランジスタＱＮ３及びＱＮ４とから構成され、
ＰＭＯＳトランジスタＱＰ３の基板であるＮウェルはイ
ンタフェースするデバイスの動作電源電圧Ｖｃｃ２のレ
ベル電位に接続する。ここでＶｃｃ２は３．３Ｖより高
い、例えば５Ｖが考えられる。ここで製造プロセスがＰ
型基板の場合は、異なった２種類のＮウェルを製造する
のに追加プロセスの必要はない。

【００２６】先ず、ＰＭＯＳトランジスタＱＰ３のゲー
トコントロールの回路について説明する。出力データ信
号Ｄｏｕｔと出力活性化信号ＥＮが入力する入出力コン
トロール回路ブロック１の出力ノードＮ１が、ＰＭＯＳ
トランジスタＱＰ１とＮＭＯＳトランジスタＱＮ１で構
成されるインバータ回路３に入力し、その出力Ｎ３をゲ
ート電圧をＶｃｃ１に接続したＮＭＯＳトランジスタＱ
Ｎ２の一端に接続し、ＮＭＯＳトランジスタＱＮ２の他
端をＰＭＯＳトランジスタＱＰ３のゲート端子Ｎ４に接
続する構成である。またゲート端子Ｎ４とパッドＰＡＤ
との間には、ゲート電圧がＶｃｃ１に、基板Ｎウェルが
Ｖｃｃ２に接続したＰＭＯＳトランジスタＱＰ２が挿入
されている。

【００２７】次に、ＮＭＯＳトランジスタＱＮ３及びＱ
Ｎ４のゲートコントロールの回路について説明する。Ｎ
ＭＯＳトランジスタＱＮ３のゲート端子はＶｃｃ１に接
続され、ＮＭＯＳトランジスタＱＮ４のゲート端子は入
出力コントロール回路ブロック１の出力ノードＮ２に接
続される構成である。入力側に関係する回路としてはゲ
ート端子をＶｃｃ１に接続したＮＭＯＳトランジスタＱ
Ｎ５の一端にパッドＰＡＤが接続され、他端は入力バッ
ファ回路２に接続される。

【００２８】図１の入出力バッファ回路の動作について
、図２及び図３を参照しながら説明する。

【００２９】図２は、図１の入出力バッファ回路を出力
バッファとして使用する場合の各ノードの動作タイミン
グ波形の概略図を示している。出力データ信号Ｄｏｕｔ
に応じて、時刻ｔ０においてノードＮ１が０ＶからＶｃ
ｃ１に立ち上がっている。これを受けて、インバータ出
力Ｎ３は０ＶになりＮＭＯＳトランジスタＱＮ２を通し
てノードＮ４は０Ｖになるため、出力用ＰＭＯＳトラン
ジスタＱＰ３はオン状態になる。これにより、時刻ｔ１
においてパッドＰＡＤに”Ｈ”レベルとしてＶｃｃ１が
出力される。このとき、時刻ｔ０においてノードＮ２が
Ｖｃｃ１から０Ｖに立ち下がって、出力用ＮＭＯＳトラ
ンジスタＱＮ４はオフ状態になっており、出力段の貫通
電流パスの問題はない。また、ＰＭＯＳトランジスタＱ
Ｐ２は常にオフ状態を保ち、動作に何の影響も与えない
。

【００３０】次に、出力データ信号Ｄｏｕｔに応じて、
時刻ｔ２においてノードＮ１がＶｃｃ１から０Ｖに立ち
下がった場合を説明する。ノードＮ１の電圧変位を受け
てインバータ出力Ｎ３はＶｃｃ１を出力する。これを受
けて、ＮＭＯＳトランジスタＱＮ２はゲート電圧がＶｃ
ｃ１であるため、ＰＭＯＳトランジスタＱＰ３のゲート
端子であるノードＮ４にはＶｃｃ１−Ｖｔｎ（ＱＮ２）
　のレベル電位を伝達することになる。ここでＶｔｎ（
ＱＮ２）　はＮＭＯＳトランジスタＱＮ２のしきい値に
関係する値である。ＰＭＯＳトランジスタＱＰ３がこの
Ｖｃｃ１−Ｖｔｎ（ＱＮ２）　のゲート入力でオフする
よう設定してあれば、貫通電流の問題はなくなり、出力
データ信号Ｄｏｕｔに応じて、０ＶからＶｃｃ１に立ち
上がったノードＮ２は、ＮＭＯＳトランジスタＱＮ４を
オンさせ、ＱＮ３及びＱＮ４の直列ＮＭＯＳトランジス
タにより、時刻ｔ３においてパッドＰＡＤには”Ｌ”レ
ベル（０Ｖ）が出力される。

【００３１】ここで、上記ＰＭＯＳトランジスタＱＰ３
のオフ条件を満足させるためには、（１）Ｖｔｎ（ＱＮ
２）　の値を小さくすること、即ち、ＮＭＯＳトランジ
スタＱＮ２のしきい値を小さくすることが考えられる。その方法としてはしきい値を制御するための不純物のイ
ンプラの量で調節することが考えられる。特にゲート材
料がＮ型のポリシリコンの場合、この制御用不純物イン
プラを行わないで製造したイントリンシックなしきい値
は小さくなり、その値で条件が満足されれば追加プロセ
スの必要がなくなり望ましい。

【００３２】（２）ＰＭＯＳトランジスタＱＰ３のしき
い値を大きくする方法もある。ＰＭＯＳトランジスタＱ
Ｐ３の基板はＶｃｃ２に接続されており、例えばＶｃｃ
１が３．３Ｖ、Ｖｃｃ２が５Ｖを仮定すると基板電圧が
＋１．７Ｖ印加されたことになる。ＰＭＯＳトランジス
タＱＰ３は、チップ内の他の基板Ｖｃｃ１に接続された
ＰＭＯＳのしきい値に比べ、元々しきい値の絶対値は高
い。これで条件が満足されれば良いし、また（１）と同
様に、しきい値を制御するための不純物のインプラの量
でしきい値が大きくなるよう調節することが考えられる
。特にゲート材料がＮ型のポリシリコンの場合、この制
御用不純物インプラを行わないで製造したイントリンシ
ックなしきい値は大きくなり、追加プロセスの必要がな
くなり望ましい。

【００３３】以上（１）（２）のどちらかまたはどちら
も採用して条件を満足させることが考えられる。

【００３４】次に入力について説明する。図３は、図１
の入出力バッファ回路を入力バッファとして使用する場
合の各ノードの動作タイミング波形の概略図を示してい
る。入力状態であるため、入出力コントロール回路ブロ
ック１の出力Ｎ１、Ｎ２は０Ｖを出力する。出力Ｎ２の
０ＶによりＮＭＯＳトランジスタＱＮ４がオフ状態にな
り、出力段グランド側はハイインピーダンス状態になる
。また、出力Ｎ１を受けたノードＮ３はＶｃｃ１レベル
電位を保ち続け、出力時の説明と同様に、ＰＭＯＳトラ
ンジスタＱＰ３のゲート端子であるＮ４は、ノードＮ３
の電位によりＶｃｃ１−Ｖｔｎ（ＱＮ２）　の電位とな
り、電源側のハイインピーダンス状態が保証される。

【００３５】先ず、時刻ｔ０においてパッドＰＡＤから
”Ｈ”レベルが入力される場合を説明する。始めにパッ
ドＰＡＤの電位が０Ｖから立ち上がり、Ｖｃｃ１＋Ｖｔ
ｐのレベルまで高くなるとＰＭＯＳトランジスタＱＰ２
がオンし、その後パッドＰＡＤの電位がＶｃｃ２のレベ
ルまで上がるのに対して、ノードＮ４は追随してＶｃｃ
２まで上がり、ＰＭＯＳトランジスタＱＰ３をオフさせ
、ＰＭＯＳトランジスタＱＰ３を通してパッドＰＡＤか
らＶｃｃ１に向かって流れる多大な入力リーク電流のパ
スをカットする。尚、ノードＮ４の電位がＶｃｃ２まで
上がっても、ＮＭＯＳトランジスタＱＮ２のゲート電圧
はＶｃｃ１であり、ノードＮ３はＶｃｃ１より高くなる
ことはない。

【００３６】また、時刻ｔ２においてパッドＰＡＤから
”Ｌ”レベルが入力される場合については、ノードＮ４
はＶｃｃ１−Ｖｔｎ（ＱＮ２）　の電位となっており、
ＰＭＯＳトランジスタＱＰ３は電源側のハイインピーダ
ンス状態が保証され、グランド側はもちろんＮＭＯＳト
ランジスタＱＮ４のゲート電圧が、ノードＮ２の０Ｖ入
力によりハイインピーダンス状態に保たれる。以上の説
明より、出力回路はグランド側、電源側ともハイインピ
ーダンス状態を保つことができる。

【００３７】また、入力側回路としては、ゲート電圧が
Ｖｃｃ１に接続されたＮＭＯＳトランジスタＱＮ５と入
力バッファ回路ブロック２から構成されており、時刻ｔ
０にパッドＰＡＤから”Ｈ”レベル入力されＮＭＯＳト
ランジスタＱＮ５を通した後のノードＮ６には、Ｖｃｃ
１−Ｖｔｎ（ＱＮ５）　レベルが伝わる。これを受けて
入力バッファ２は、時刻ｔ１においてＶｃｃ１の”Ｈ”
レベルをチップ内部に伝達する。また時刻ｔ２において
パッドＰＡＤから０Ｖの”Ｌ”レベルが入力された場合
、ノードＮ６は追随して０Ｖになり、これを受けた入力
バッファ回路ブロック２は、時刻ｔ３においてチップ内
部に”Ｌ”レベルを伝達する。

【００３８】図１に示す本実施例の入出力バッファ回路
では、上述した入力・出力動作時に絶対電圧がＶｃｃ１
の大きさを越える電圧が、ゲートとドレイン／ソース間
に印加されることはないため、ゲート酸化膜に多大な電
界が加わらずＮＭＯＳＦＥＴとＰＭＯＳＦＥＴのプロセ
ス信頼性上の問題がなくなる大きなメリットがある。

【００３９】図４には、本発明の第２の実施例として、
順方向バイアスの問題点のみを解決するための回路部分
のみをピックアップして図示する。入出力動作について
は省略するが、本質的には図１の回路図と同様である。

【００４０】また、図５に本発明と関連するプロセス断
面図を示す。基板がＰｓｕｂのＬｏｇｉｃのみのデバイ
スでは、通常のウェルプロセスに追加がいらない。また
基板がＰｓｕｂでメモリを混載する場合及び基板がＮｓ
ｕｂの場合は、同図（ｂ）に示すような３重ウェル構造
のプロセスが必要になる。

【００４１】

【発明の効果】以上のように本発明によれば、自身の動
作する電源電圧より高いデバイス（例えば自身の電源電
圧が３．３Ｖであっても他の５Ｖで動作するロジックデ
バイス、メモリデバイス）とダイレクトにインタフェー
スでき、入力時に入力リーク電流がないシステムを構成
可能な入出力バッファを提供することができる。

【００４２】特に基板がＰ型の場合、通常のＣＭＯＳプ
ロセスに対して新たなＰＥＰなどを追加する必要がなく
有効である。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る入出力バッファ回
路の構成図である。

【図２】図１の入出力バッファ回路を出力バッファとし
て使用する場合の各ノードの動作タイミング波形の概略
図である。

【図３】図１の入出力バッファ回路を入力バッファとし
て使用する場合の各ノードの動作タイミング波形の概略
図である。

【図４】本発明の第２の実施例に係る入出力バッファ回
路の構成図である。

【図５】本発明の入出力バッファ回路と関連するプロセ
ス断面図である。

【図６】従来の入出力バッファ回路（第１の従来例）の
回路図である。

【図７】図６の入出力バッファ回路のプロセス断面概略
図である。

【図８】従来の入出力バッファ回路（第２の従来例）の
回路図である。

【図９】図８の入出力バッファ回路のプロセス断面概略
図である。

【図１０】従来の入出力バッファ回路（第３の従来例）
の回路図である。

【図１１】図１０の入出力バッファ回路の動作の概略を
説明する波形図である。

【符号の説明】

１　　入出力コントロール回路２　　入力バッファ回路３　　出力制御用インバータ回路ＱＰ１１，ＱＰ３　　第１のＰ型ＭＯＳトランジスタＱ
Ｐ２，ＱＰ１２　　第２のＰ型ＭＯＳトランジスタＱＮ
４，ＱＮ１１　　第１のＮ型ＭＯＳトランジスタＱＮ１
２，ＱＮ２　　第２のＮ型ＭＯＳトランジスタＱＮ３　
　第３のＮ型ＭＯＳトランジスタＱＮ５　　第４のＮ型
ＭＯＳトランジスタＰＡＤ　　入出力端子Ｖｃｃ１　　第１の電源Ｖｃｃ２　　第２の電源Ｄｏｕｔ　　出力データ信号Ｄｉｎ　　入力データ信号ＥＮ　　出力活性化信号

Claims

【特許請求の範囲】

【請求項１】　　回路外部の信号を入出力する入出力端
子と、前記入出力端子から信号を入力する入力バッファ
回路と、一端を第１の電源に他端を前記入出力端子に基
板を第２の電源にそれぞれ接続した第１のＰ型ＭＯＳト
ランジスタと、一端を前記入出力端子に他端を接地電位
端子にそれぞれ接続した第１のＮ型ＭＯＳトランジスタ
と、一端を前記第１のＰ型ＭＯＳトランジスタのゲート
端子にゲート端子を第１の電源にそれぞれ接続した第２
のＮ型ＭＯＳトランジスタと、一端を前記第１のＰ型Ｍ
ＯＳトランジスタのゲート端子に他端を前記入出力端子
にゲート端子を第１の電源に基板を第２の電源にそれぞ
れ接続した第２のＰ型ＭＯＳトランジスタとを有するこ
とを特徴とする入出力バッファ回路。
【請求項２】　　回路外部の信号を入出力する入出力端
子と、前記入出力端子から信号を入力する入力バッファ
回路と、第１の電源で駆動されるインバータ回路と、一
端を第１の電源に他端を前記入出力端子に基板を第２の
電源にそれぞれ接続した第１のＰ型ＭＯＳトランジスタ
と、一端を接地電位端子に接続した第１のＮ型ＭＯＳト
ランジスタと、一端を前記第１のＰ型ＭＯＳトランジス
タのゲート端子に他端を前記インバータの出力端子にゲ
ート端子を第１の電源にそれぞれ接続した第２のＮ型Ｍ
ＯＳトランジスタと、一端を前記第１のＰ型ＭＯＳトラ
ンジスタのゲート端子に他端を前記入出力端子にゲート
端子を第１の電源に基板を第２の電源にそれぞれ接続し
た第２のＰ型ＭＯＳトランジスタと、一端を前記入出力
端子に他端を前記第１のＮ型ＭＯＳトランジスタの他端
にゲート端子を第１の電源にそれぞれ接続した第３のＮ
型ＭＯＳトランジスタと、一端を前記入出力端子に他端
を入力バッファ回路の入力端子にゲート端子を第１の電
源にそれぞれ接続した第４のＮ型ＭＯＳトランジスタと
を有することを特徴とする入出力バッファ回路。
【請求項３】　　前記第２のＮ型ＭＯＳトランジスタの
しきい値は、他のＮ型ＭＯＳトランジスタのしきい値よ
り低い値に設定されることを特徴とする請求項１または
２に記載の入出力バッファ回路。
【請求項４】　　前記第１のＰ型ＭＯＳトランジスタは
、他のＰ型ＭＯＳトランジスタのしきい値より高い値に
設定されることを特徴とする請求項１、２、または３に
記載の入出力バッファ回路。
【請求項５】　　前記入出力バッファ回路は、第１の電
源が印加される第１のＮウェルと、第２の電源が印加さ
れる第２のＮウェルとを有することを特徴とする請求項
１、２、３、または４に記載の入出力バッファ回路。