JPH0458355A

JPH0458355A - インタフェース制御回路

Info

Publication number: JPH0458355A
Application number: JP2170648A
Authority: JP
Inventors: Yutaka Shiraku; 裕志楽
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-06-28
Filing date: 1990-06-28
Publication date: 1992-02-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】技術分野本発明はインタフェース制御回路に関し、特に情報処理
装置間通信のインタフェースの制御回路に関する。

従来技術一般に、インタフェース回路には、並列転送（パラレル
）方式のものと直列転送（シリアル）方式のものとかあ
る。

従来、この種のインタフェース回路はプリンタ装置等に
使われており、並列転送の仕様である、いわゆるセント
ロニクス仕様インタフェースにおいては、転送データを
予め定められた手順に基づいて受信し、１回の受信毎に
ＣＰＵに受信データがあることを知らせるように制御さ
れていた。また、直列転送の仕様である、例えば周知の
Ｒ３２３２Ｃ仕様のインタフェースにおいては、受信回
路で１ビツトずつ受取ったデータを集積し、１ワードが
生成される毎にＣＰＵに受信データがあることを通知す
るように制御されていた。

つまり、上述した従来のインタフェース回路は１ワード
受信あるいは１ワード生成する毎にＣＰＵに対して割込
みを発生し、ＣＰＵは１回の割込み処理で１ワードを読
込み、編集し格納するというように制御していたのであ
る。この場合、割込み処理ルーチンにおけるＣＰＵ内部
の処理、すなわちプログラムカウンタ及び他の汎用レジ
スタのセーブあるいはロードに要する処理時間は長いも
のである。そのため、１ワード毎に処理する方式ではＣ
ＰＵの使用効率が悪く、特に外部装置からのデータ転送
速度が増大した時にＣＰＵが受信処理にかかわる時間が
長くなり、性能が見かけ上悪くなるという欠点があった
。

発明の目的本発明は上述した従来の欠点を解決するためになされた
ものであり、その目的はＣＰＵの使用効率を向上させ、
その見かけ上の性能を良くすることができるインタフェ
ース制御回路を提供することである。

発明の構成本発明によるインタフェース制御回路は、Ｎ個（Ｎは２
以上の整数）の上位装置に対応して設けられ、対応する
上位装置から予め定められたブタ単位毎に区切って転送
されてくるデータを順次蓄積保持するＮ個の保持手段と
、これらＮ個の保持手段の保持データを受けてデータ処
理するデータ処理手段とを含むインタフェース制御回路
であって、前記保持手段のいずれかの保持データ量か予
め定められた所定量（１データ単位置を除く）に達した
ときに前記データ処理手段への割込み信号を発生する手
段を設け、前記データ処理手段は前記割込み信号に応答
して前記保持データを連続して読出すようにしたことを
特徴とする。

実施例次に、本発明について図面を参照して説明する。

第１図は本発明によるインタフェース制御回路の一実施
例の構成を示すブロック図であり、接続相手の上位装置
が２台の場合の構成例か示されている。

図において、１及び２は対応するホストコンピュータ等
外部の上位装置からの受信デ＝りを内部のデータ形式に
変換する受信回路である。１は直列データを並列データ
に変換する直並列変換回路であり、２は並列データの受
信回路である。つまり、ある上位装置からの転送データ
は直並列変換回路１を介して入力され、他の上位装置か
らの転送データは並列受信回路２を介して入力されるの
である。なお、これら両回路は同時動作が可能であり、
対応する上位装置からのデータを同時刻に受信すること
ができる。

さらに、上位装置から入力された転送データを保持する
ため、先入れ先出しレジスタ（以下、ＦＩＦＯと略す）
４及び５か設けられている。ＦＩＦＯ４は直並列変換回
路１からのデータ信号による１バイト分のデータを順次
保持蓄積するものである。また、ＦＩＦＯ５は並列受信
回路２からのデータ信号による１バイト分のデータを順
次保持蓄積するものである。なお、これらＦＩＦＯ４及
び５の出力はデータバスｇに接続されている。

これらＦ　Ｉ　ＦＯ４及び５は、ともに周知のＤ型フリ
ップフロップ（Ｄ　−ＦＦ）の多段縦続接続で構成され
ており、全Ｄ−ＦＦの保持値か“０”である場合には、
空であることを示すＦＩＦＯＥｍｐｔｙ信号ｄ又はｄ′
かＣＰＵ６に送出される。さらにまた、ＦＩＦＯ４への
書込みタイミングはタイミング制御回路３からの書込み
信号すによって行われ、ＦＩＦＯ５への書込みタイミン
グはタイミンク制御回路３からの書込み信号ｂ′によっ
て行われる。

タイミング制御回路３は、その内部に各ＦＩＦＯに対応
して図示せぬ累算器（カウンタ）を有している。そして
、それら累算器うちの一方は直並列変換回路１からのデ
ータ有効信号ａに応答して１ずつインクリメントされ、
他方は並列受信回路２からのデータ有効信号ａ′に応答
して１ずつインクリメントされる。さらに、それら累算
器の値が後述する所定値に達すると、ＦＩＦＯか飽和状
態であると判断し、ＣＰＵ６に対して割込み信号Ｃを送
出する。なお、それらの累算器の値はＣＰＵ６からの対
応するデータカウンタリセット信号ｅ又はｅ′の入力に
より、リセットされる。

ＣＰＵ６は、タイミング制御回路３からの割込み信号Ｃ
の入力に応答して割込み処理ルーチンを起動し、ＦＩＦ
Ｏ４内の保持データを、データバスｇを介してＦＩＦＯ
４へのデータ保持速度より速く読出し、メモリ７に書込
む処理を行う。なお、メモリ７への書込み処理の際には
、ＣＰＵ６からメモリ７に対してアドレスが供給される
ものとする。

かかる構成において、直並列変換回路１が図示せぬ上位
装置からのデータを受信すると、データ有効信号ａがタ
イミング制御回路３に送出され、その受信データはデー
タ信号りとしてＦＩＦＯ４に送出される。すると、タイ
ミング制御回路３はデータ信号りに有効データが送出さ
れたタイミングで書込み信号すを送出してＦＩＦＯ４に
書込むとともに、内部の累算器を１インクリメントする
。

ここで、Ｆ　Ｉ　ＦＯ４の最大容量をＭバイトとし、累
算器の値がある値しに達した時、タイミング制御回路３
は、ＦＩＦＯ４が飽和状態であると判断しＣＰＵ６に割
込み信号Ｃを送出するものとする。

なお、並列受信回路２か図示せぬ上位装置からのデータ
を受信した場合には、データ信号ｈ′　として送出され
、書込み信号ｂ′によりＰ　Ｉ　ＦＯ５に書込まれる。

また、ＣＰＵ６は割込み信号Ｃを受信すると、第３図に
示されているような割込み処理を実行する。第３図はそ
の割込み処理手順を示すフローチャートである。図にお
いて、割込み処理の初めに（ＩＮＴ　ｉｎ；Ｉｎｔｅｒ
ｒｕｐｔ　ｉｎ　）　、ＣＰ　Ｕ　６の内部レジスタの
保持データをメモリ７の予約領域に格納する（ステップ
３１）。

次に、ＦＩＦＯ４の内容を１バイト読出しくステップ３
２）　、ＣＰＵ６は本データの属性に応して適宜編集処
理を行う（ステップ３３）。これは制御データ、文字デ
ータ等の種類に応して所定の形式に変換する処理である
。編集処理後のデータはメモリ７に格納する（ステップ
３４）。

更に、ＣＰＵ６は信号ｄ（又はｄ’）をチエツクするこ
とによってＦＩＦＯ４（又は５）が空であるか否かを判
断しくステップ３５）、空てなければＦＩＦＯ４（又は
５）から再度データを読出し、同様の処理を行う（ステ
ップ３５→３２→３３・・・）。

一方、空であればタイミング制御回路３の累算器を信号
ｉによりリセットしくステップ３６）、メモリ７に格納
しておいた内部レジスタの保持ブタを復帰させてもとの
状態に戻しくステップ３７）、割込み処理を終了する（
ＩＮＴ　Ｒｅｔ；Ｉｎｔｅｒｒｕｐｔ　Ｒｅｔｕｒｎ）
。

また、第２図はＦＩＦＯ４及び５の内容量と読出し時間
との関係を示すタイムチャートである。

図において、時刻０て内容量が０バイトであったＦＩＦ
Ｏ４の保持データは、１時間後にＬに達し、上述の累算
器で飽和状態と判定される。このとき、ＣＰＵ６に割込
み信号Ｃが送出される。

ＣＰＵ６は割込み信号Ｃを受信した時においては、どの
ような処理を行っているか不明であり、さらにｄＴ時間
経過後にＦ　Ｉ　ＦＯ４のデータを読出し始める。とこ
ろが、ＦＩＦＯ４に対しては順次データが保持蓄積され
るため、ＣＰＵ６はさらにＸ時間経過後にＦＩＦＯ４を
読出し終える。

ここで、飽和状態と判定される値りがＦＩＦＯ４の容量
Ｍより少ないのは割込み時のＣＰＵ６の状態に応じて時
間ｄＴが変化するためである。詳細については後述する
。

ＦＩＦＯ４が空になると信号ｄが送出され、ＣＰＵ６は
データの読出しを終了するのて、再びＦＩＦＯ４内のデ
ータ量は増加し始めることになる。

つまり、従来はデータの１バイトを受信する毎にＣＰＵ
の割込み処理によるデータ読出しを行っていたのに対し
、本実施例ではインタフェース回路内にＦＩＦＯを設け
ておき、その飽和状態を探知してデータ読出しを２バイ
ト以上のある一定単位毎に連続して行っているのである
。これによりＣＰＵの１バイト当りのリード処理におけ
る割込み処理のオーバヘット時間が従来の数百骨の１に
短縮されるため、見かけ上ＣＰＵの性能が向上するので
ある。

また、Ｆ　Ｉ　ＦＯ４内のデータ量が増加し始めてから
時間を後、Ｐ　Ｉ　ＦＯ５に対しても他の上位装置から
のデータ転送が開始された場合、ＣＰＵ６の管理外でデ
ータの受信が行われる。そして、先にＦ　Ｉ　ＦＯ４の
方が先にＬに達すると、上述の累算器で飽和状態と判定
される。よって、ＣＰＵ６に割込み信号Ｃが送出された
後も、ＦＩＦＯ５にはデータが蓄積され続ける。

ここで、ＦＩＦＯ５が飽和状態となる前にＣＰＵ６によ
るＦ　Ｉ　ＦＯ４のデータの読出しが終了した場合は、
その後ＦＩＦＯ５が飽和状態となったとき、上述と同様
に割込み信号か発生し、ＣＰＵ６による読出し処理が行
われる。この場合は、いずれのＦＩＦＯの読出し処理も
待たされることはない。よって、各ＦＩＦＯの記憶容量
を十分に大きくしておけば、いずれのＦＩＦＯの読出し
処理も待たされることかなく、ＣＰＵの使用効率を向上
させ、その見かけ上の性能を良くすることができるので
ある。

ただし、記憶容量を十分に大きくしたにもかかわらず、
Ｆ　Ｉ　ＦＯ４のデータの読出しが終了する前にＦ　Ｉ
　ＦＯ５か飽和状態となった場合は、以下のようになる
。

Ｐ　Ｉ　ＦＯ５が飽和状態になると、データの続出しを
行わなければＦＩＦＯ５に対して新たなデータを書込む
ことはできない。ところが、ＣＰＵ６はＦ　Ｉ　ＦＯ４
のデータの読出し処理が行っているためビジー状態であ
る。よって、タイミング制御回路３からビジー信号ｉ′
か送出され、さらにＦＩＦＯ５に対応する上位装置に対
して並列受信回路２からビジー信号ｆ′が送出され、Ｆ
ＩＦＯ４のデータの読出しが終了するまで、Ｐ　Ｉ　Ｆ
Ｏ５のデータの読出し処理は待たされる。したかって、
Ｆ　Ｉ　ＦＯ５内のデータ量は容量Ｍ以下の一定値に保
持されたままとなる。

その後、ＦＩＦＯ４についてのデータの読出し処理が終
了した場合には、ビジー信号ｉ′更にはビジー信号ｆ′
の送出が解除され、Ｐ　Ｉ　ＦＯ５のデータの読出し処
理が開始されるのである。なお、ＦＩＦＯ５のデータの
読出し処理中にＦ　Ｉ　ＦＯ４が飽和状態になった場合
は、ＦＩＦＯ４のデータの読出し処理が待たされる。こ
の場合には、ビジー信号ｉが送出され、ＦＩＦＯ４に対
応する上位装置に対してビジー信号ｆか送出される。

さらに、本実施例ではＦＩＦＯを用いているため、アド
レス指定か不要となり、受信データの装置内部への取込
み時間を短縮できるのである。よって、外部装置に対し
て待ち状態である時間を短縮することもできる。なお、
制御が複雑になってもかまわないのであれば、メモリを
利用しても良い。

次に、第２図に示されているＦＩＦＯの容量Ｍと値りと
の関係について説明する。まず、１回の受信によりＦＩ
ＦＯに保持されるデータをＮワドとする。つまり、上述
の実施例では１ワード＝１バイトとなる。すなわち、Ｍ
とＬとの関係は、ＬＸＮ＜Ｍとなる。なお、Ｌは２以上
でなければならない。Ｌ−１では従来の処理と同じたが
らである。

また、ＬはＣＰＵの読出し速度に応じて定める必要があ
る。つまり、先述のように、割込み信号が送出されてか
ら実際にＣＰＵが読出し処理を開始するまでの間にもＦ
ＩＦＯ内にデータが保持蓄積されるため、割込みかかか
ってからＣＰＵが実際に読出しを開始するまでの最大時
間値よりＭ−Ｌが大とならなければならない。さもない
とＦＩＦＯかパンクしてしまうからである。すなわち、
第２図中の時間ｄＴの最大値に応じてＬを定めておけば
良いのである。

さらにまた、本実施例においては接続相手の上位装置が
２台の場合について説明したが、さらに多くの上位装置
か接続される場合も本発明が適用できることは明らかで
ある。その場合、接続される上位装置の数に応じてＦＩ
ＦＯを設ければ良い。

発明の詳細な説明したように本発明によれば、データを順次蓄積保
持する保持手段においてその保持データか所定値に達し
たときに始めてＣＰＵへ割込み信号を発生するようにし
、ＣＰＵはこの割込信号に応答して当該保持データを連
続して読出し処理するように構成しているので、ＣＰＵ
の割込み処理が極めて少なくなり、ＣＰＵのオーバヘッ
ドが著しく減少し、よってＣＰＵの使用効率を向上させ
、その見かけ上の性能を良くすることができるという効
果かある。また、複数の上位装置毎に保持手段を対応し
て設けることにより、同時に複数の上位装置からのデー
タを受信でき、待合せ時間が無くなるという効果もある
。

【図面の簡単な説明】

第１図は本発明の実施例によるインタフェース制御回路
の構成を示すブロック図、第２図は各ＦＩＦＯの内容量
と読出し時間との関係を示すタイムチャート、第３図は
割込み処理手順を示すフローチャートである。主要部分の符号の説明

Claims

【特許請求の範囲】

（１）Ｎ個（Ｎは２以上の整数）の上位装置に対応して
設けられ、対応する上位装置から予め定められたデータ
単位毎に区切って転送されてくるデータを順次蓄積保持
するＮ個の保持手段と、これらＮ個の保持手段の保持デ
ータを受けてデータ処理するデータ処理手段とを含むイ
ンタフェース制御回路であって、前記保持手段のいずれ
かの保持データ量が予め定められた所定量（１データ単
位置を除く）に達したときに前記データ処理手段への割
込み信号を発生する手段を設け、前記データ処理手段は
前記割込み信号に応答して前記保持データを連続して読
出すようにしたことを特徴とするインタフェース制御回
路。