JPH04329648A - テープオートメイテッドボンディング半導体装置 - Google Patents
テープオートメイテッドボンディング半導体装置Info
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- JPH04329648A JPH04329648A JP3128570A JP12857091A JPH04329648A JP H04329648 A JPH04329648 A JP H04329648A JP 3128570 A JP3128570 A JP 3128570A JP 12857091 A JP12857091 A JP 12857091A JP H04329648 A JPH04329648 A JP H04329648A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- wiring pattern
- film carrier
- carrier tape
- tape
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/453—Leadframes comprising flexible metallic tapes
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/282—Testing of electronic circuits specially adapted for particular applications not provided for elsewhere
- G01R31/2831—Testing of materials or semi-finished products, e.g. semiconductor wafers or substrates
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Wire Bonding (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はテープオートメイテッド
ボンディング（以下、ＴＡＢと略す）により製造される
半導体装置に関する。
ボンディング（以下、ＴＡＢと略す）により製造される
半導体装置に関する。
【０００２】
【従来の技術】図７は従来のＴＡＢ半導体装置を示す。
フィルムキャリアテープ２１には、幅方向の両端部にそ
の長手方向に連なる複数個のスプロケットホール２２が
形成されている。また、フィルムキャリアテープ２１の
中央部には、その長手方向に所定の間隔で配置された複
数個のデバイスホール２３が設けられている。フィルム
キャリアテープ２１の表面には、各デバイスホール２３
毎に外部端子２６Ａ，２６Ｂ，２６Ｃ，２６Ｄと、これ
らの外部端子をデバイスホール２３に配置された半導体
チップ２４に向けて導出する配線パターン２５Ａ，２５
Ｂ，２５Ｃ，２５Ｄとが形成されている。これらの配線
パターン２５Ａ，２５Ｂ，２５Ｃ，２５Ｄは他のデバイ
スホールについての配線パターンと独立しており、各半
導体装置間はフィルムキャリアテープ上で電気的に絶縁
されている。各配線パターンと半導体チップ２４とはイ
ンナーリードボンディングにより電気的に接続され、こ
れにより半導体チップ２４はデバイスホール２３内に保
持される。
の長手方向に連なる複数個のスプロケットホール２２が
形成されている。また、フィルムキャリアテープ２１の
中央部には、その長手方向に所定の間隔で配置された複
数個のデバイスホール２３が設けられている。フィルム
キャリアテープ２１の表面には、各デバイスホール２３
毎に外部端子２６Ａ，２６Ｂ，２６Ｃ，２６Ｄと、これ
らの外部端子をデバイスホール２３に配置された半導体
チップ２４に向けて導出する配線パターン２５Ａ，２５
Ｂ，２５Ｃ，２５Ｄとが形成されている。これらの配線
パターン２５Ａ，２５Ｂ，２５Ｃ，２５Ｄは他のデバイ
スホールについての配線パターンと独立しており、各半
導体装置間はフィルムキャリアテープ上で電気的に絶縁
されている。各配線パターンと半導体チップ２４とはイ
ンナーリードボンディングにより電気的に接続され、こ
れにより半導体チップ２４はデバイスホール２３内に保
持される。
【０００３】このようにして組み立てられたＴＡＢ半導
体装置は、通常、下記の３工程により選別される。
体装置は、通常、下記の３工程により選別される。
【０００４】先ず、一次選別として、組立が終了した半
導体装置の電気的試験を行う。この電気的試験はＴＡＢ
の特徴である製品の連続性を利用してロール状のテープ
状態のまま、各ＴＡＢの電気的試験を実施する。
導体装置の電気的試験を行う。この電気的試験はＴＡＢ
の特徴である製品の連続性を利用してロール状のテープ
状態のまま、各ＴＡＢの電気的試験を実施する。
【０００５】次に、初期不良スクリーニングのためのバ
ーンインテスト（以下、ＢＴと略す）を行う。このＢＴ
時には、ロール状のテープ状態のままでは、多数のＴＡ
Ｂに対し、同時に電源電圧又は入力パルスを印加すると
いうことができないので、フィルムベースを切断し、各
ＴＡＢを分離した後、各ＴＡＢをソケットに挿入し、こ
の状態でＢＴを行う。
ーンインテスト（以下、ＢＴと略す）を行う。このＢＴ
時には、ロール状のテープ状態のままでは、多数のＴＡ
Ｂに対し、同時に電源電圧又は入力パルスを印加すると
いうことができないので、フィルムベースを切断し、各
ＴＡＢを分離した後、各ＴＡＢをソケットに挿入し、こ
の状態でＢＴを行う。
【０００６】その後、二次選別工程において、ＢＴ後の
半導体装置の電気的試験を行う。これは、ＢＴ時に分離
された各ＴＡＢに対し、一個一個電気的試験を行うもの
である。
半導体装置の電気的試験を行う。これは、ＢＴ時に分離
された各ＴＡＢに対し、一個一個電気的試験を行うもの
である。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
ＴＡＢ半導体装置は、ＢＴ時に、フィルムベースを切断
して各ＴＡＢを分離する必要があるため、ＢＴ以後の工
程は、ＴＡＢの特徴である製品の連続性という利点を生
かした処理を行うことができない。このため、ＴＡＢ半
導体装置は、他の半導体パッケージに比して量産性が劣
るという欠点がある。
ＴＡＢ半導体装置は、ＢＴ時に、フィルムベースを切断
して各ＴＡＢを分離する必要があるため、ＢＴ以後の工
程は、ＴＡＢの特徴である製品の連続性という利点を生
かした処理を行うことができない。このため、ＴＡＢ半
導体装置は、他の半導体パッケージに比して量産性が劣
るという欠点がある。
【０００８】本発明はかかる問題点に鑑みてなされたも
のであって、フィルムキャリアテープを切断することな
く、ＢＴを実施することを可能とし、二次選別工程以後
の工程での工数を削減することができるテープオートメ
イテッドボンディング半導体装置を提供することを目的
とする。
のであって、フィルムキャリアテープを切断することな
く、ＢＴを実施することを可能とし、二次選別工程以後
の工程での工数を削減することができるテープオートメ
イテッドボンディング半導体装置を提供することを目的
とする。
【０００９】
【課題を解決するための手段】本発明に係るテープオー
トメイテッドボンディング半導体装置は、半導体チップ
が配置されるデバイスホールが所定の間隔で形成された
フィルムキャリアテープと、前記各デバイスホールに対
応して前記フィルムキャリアテープの第１面に各デバイ
スホール毎に形成された複数の第１の配線パターンと、
前記フィルムキャリアテープの第２面に各デバイスホー
ル間を連絡して形成された第２の配線パターンと、前記
フィルムキャリアテープに設けられ前記第１の配線パタ
ーンの所定の配線と前記第２の配線パターンの所定の配
線とを接続可能の接続手段とを有することを特徴とする
。
トメイテッドボンディング半導体装置は、半導体チップ
が配置されるデバイスホールが所定の間隔で形成された
フィルムキャリアテープと、前記各デバイスホールに対
応して前記フィルムキャリアテープの第１面に各デバイ
スホール毎に形成された複数の第１の配線パターンと、
前記フィルムキャリアテープの第２面に各デバイスホー
ル間を連絡して形成された第２の配線パターンと、前記
フィルムキャリアテープに設けられ前記第１の配線パタ
ーンの所定の配線と前記第２の配線パターンの所定の配
線とを接続可能の接続手段とを有することを特徴とする
。
【００１０】この場合に、前記接続手段としては、前記
フィルムキャリアテープを挿通し、前記第１の配線パタ
ーンの所定の配線と前記第２の配線パターンの所定の配
線とを連絡するスルーホールを設けることができ、この
スルーホールに導電性ピンを挿入することにより、前記
第１の配線パターンの配線と前記第２の配線パターンの
配線とを電気的に接続することができる。
フィルムキャリアテープを挿通し、前記第１の配線パタ
ーンの所定の配線と前記第２の配線パターンの所定の配
線とを連絡するスルーホールを設けることができ、この
スルーホールに導電性ピンを挿入することにより、前記
第１の配線パターンの配線と前記第２の配線パターンの
配線とを電気的に接続することができる。
【００１１】
【作用】本発明においては、フィルムキャリアテープの
第１面（表面）に設けられた第１の配線パターンは従来
と同様に半導体装置製品を組み立てるために必要な配線
パターンであり、各デバイスホールについて独立して設
けられている。一方、このフィルムキャリアテープの第
２面（裏面）に設けられた第２の配線パターンは各デバ
イスホールについて設けられた各第１の配線パターンを
連絡するものであり、第１の配線パターンにおける各半
導体装置の同一の端子に接続される所定の配線を、接続
手段を介して、第２の配線パターンの一の配線が相互に
接続できるようになっている。例えば、この接続手段は
テープを挿通するスルーホールであり、ＢＴ時には、こ
のスルーホールを導通する治具を使用して第１の配線パ
ターンの所定の配線と第２の配線パターンの所定の配線
とを電気的に接続することができる。これにより、第２
の配線パターンを利用して、各半導体装置の同一の端子
に同一の電源電圧又は信号を印加することができる。こ
のようにして、フィルムキャリアテープを切断分離する
ことなく、特性の試験が可能である。
第１面（表面）に設けられた第１の配線パターンは従来
と同様に半導体装置製品を組み立てるために必要な配線
パターンであり、各デバイスホールについて独立して設
けられている。一方、このフィルムキャリアテープの第
２面（裏面）に設けられた第２の配線パターンは各デバ
イスホールについて設けられた各第１の配線パターンを
連絡するものであり、第１の配線パターンにおける各半
導体装置の同一の端子に接続される所定の配線を、接続
手段を介して、第２の配線パターンの一の配線が相互に
接続できるようになっている。例えば、この接続手段は
テープを挿通するスルーホールであり、ＢＴ時には、こ
のスルーホールを導通する治具を使用して第１の配線パ
ターンの所定の配線と第２の配線パターンの所定の配線
とを電気的に接続することができる。これにより、第２
の配線パターンを利用して、各半導体装置の同一の端子
に同一の電源電圧又は信号を印加することができる。こ
のようにして、フィルムキャリアテープを切断分離する
ことなく、特性の試験が可能である。
【００１２】
【実施例】以下、本発明の実施例について添付の図面を
参照して具体的に説明する。
参照して具体的に説明する。
【００１３】図１は本発明の実施例に係るＴＡＢ半導体
装置を示すテープ表面図、図２は同じくそのテープ裏面
図である。フィルムキャリアテープ１には、スプロケッ
トホール２及びデバイスホール３が形成されており、更
に、テープ１の表面（第１面）には、各デバイスホール
毎に配線パターン（第１の配線パターン）５Ａ，５Ｂ，
５Ｃ，５Ｄと、外部端子６Ａ，６Ｂ，６Ｃ，６Ｄとが設
けられている。そして、各群の配線パターン５Ａ，５Ｂ
，５Ｃ，５Ｄを構成する各配線の所定位置には夫々スル
ーホール７Ａ，７Ｂ，７Ｃ，７Ｄが形成されている。 各デバイスホール３には半導体チップ４が収納され、配
線パターン５Ａ，５Ｂ，５Ｃ，５Ｄと、半導体チップの
端子とがインナーリードで接続されている。
装置を示すテープ表面図、図２は同じくそのテープ裏面
図である。フィルムキャリアテープ１には、スプロケッ
トホール２及びデバイスホール３が形成されており、更
に、テープ１の表面（第１面）には、各デバイスホール
毎に配線パターン（第１の配線パターン）５Ａ，５Ｂ，
５Ｃ，５Ｄと、外部端子６Ａ，６Ｂ，６Ｃ，６Ｄとが設
けられている。そして、各群の配線パターン５Ａ，５Ｂ
，５Ｃ，５Ｄを構成する各配線の所定位置には夫々スル
ーホール７Ａ，７Ｂ，７Ｃ，７Ｄが形成されている。 各デバイスホール３には半導体チップ４が収納され、配
線パターン５Ａ，５Ｂ，５Ｃ，５Ｄと、半導体チップの
端子とがインナーリードで接続されている。
【００１４】一方、フィルムキャリアテープ１の裏面（
第２面）には、図２に示すように、テープ１の長手方向
に延びる配線パターン（第２の配線パターン）８Ａ，８
Ｂ，８Ｃ，８Ｄがそれを構成する各配線を相互に平行に
して形成されている。そして、テープ表面の第１の配線
パターン５Ａ，５Ｂ，５Ｃ，５Ｄの各配線と、夫々第２
の配線パターン８Ａ，８Ｂ，８Ｃ，８Ｄの各配線とが、
夫々スルーホール７Ａ，７Ｂ，７Ｃ，７Ｄを介して一対
一に連絡されている。
第２面）には、図２に示すように、テープ１の長手方向
に延びる配線パターン（第２の配線パターン）８Ａ，８
Ｂ，８Ｃ，８Ｄがそれを構成する各配線を相互に平行に
して形成されている。そして、テープ表面の第１の配線
パターン５Ａ，５Ｂ，５Ｃ，５Ｄの各配線と、夫々第２
の配線パターン８Ａ，８Ｂ，８Ｃ，８Ｄの各配線とが、
夫々スルーホール７Ａ，７Ｂ，７Ｃ，７Ｄを介して一対
一に連絡されている。
【００１５】図３は上述の如く構成されたＴＡＢ半導体
装置のＢＴ時に使用する導通治具を示す模式図、図４及
び図５はその使用状態を示す図である。図３に示すよう
に、治具１０はフィルムキャリアテープ１の表面配線５
（５Ａ，５Ｂ，５Ｃ，５Ｄ）側の部材１２と裏面配線８
（８Ａ，８Ｂ，８Ｃ，８Ｄ）側の部材１３とを有する。 そして、治具１０はこの部材１２，１３を図４に示すよ
うに支持部１４により回動自在に連結して構成されてい
る。また、部材１２及び部材１３の対向面には夫々複数
個（図示例は５個）の導電性材料で形成されたピン１５
とこのピン１５に整合する位置に配置された嵌合部１６
とが設けられている。ピン１５及び嵌合部１６の各対は
スルーホール７（７Ａ，７Ｂ，７Ｃ，７Ｄ）の相互間隔
と対応して離隔している。従って、部材１２と部材１３
とがテープ１を挟み込んだときには、ピン１５がテープ
１の所定のスルーホールを挿通して嵌合部１６内に嵌入
する。これにより、導電性材料で形成されたピン１５を
介して表面配線５と、裏面配線８とが一対一に電気的に
接続される。
装置のＢＴ時に使用する導通治具を示す模式図、図４及
び図５はその使用状態を示す図である。図３に示すよう
に、治具１０はフィルムキャリアテープ１の表面配線５
（５Ａ，５Ｂ，５Ｃ，５Ｄ）側の部材１２と裏面配線８
（８Ａ，８Ｂ，８Ｃ，８Ｄ）側の部材１３とを有する。 そして、治具１０はこの部材１２，１３を図４に示すよ
うに支持部１４により回動自在に連結して構成されてい
る。また、部材１２及び部材１３の対向面には夫々複数
個（図示例は５個）の導電性材料で形成されたピン１５
とこのピン１５に整合する位置に配置された嵌合部１６
とが設けられている。ピン１５及び嵌合部１６の各対は
スルーホール７（７Ａ，７Ｂ，７Ｃ，７Ｄ）の相互間隔
と対応して離隔している。従って、部材１２と部材１３
とがテープ１を挟み込んだときには、ピン１５がテープ
１の所定のスルーホールを挿通して嵌合部１６内に嵌入
する。これにより、導電性材料で形成されたピン１５を
介して表面配線５と、裏面配線８とが一対一に電気的に
接続される。
【００１６】図５に示す治具１１は部材１２に設けられ
たピン１５にケーブル１７が接続されており、このケー
ブル１７を介してテープ１上の配線パターン５，８に電
源電圧又は信号（入力パルス）を印加できるようになっ
ている。
たピン１５にケーブル１７が接続されており、このケー
ブル１７を介してテープ１上の配線パターン５，８に電
源電圧又は信号（入力パルス）を印加できるようになっ
ている。
【００１７】次に、上述の如く構成されたＴＡＢ半導体
装置の動作について説明する。先ず、図６に示すように
、多数の半導体チップ４が搭載されたフィルムキャリア
テープ１の表面の各配線パターン５Ａ，５Ｂ，５Ｃ，５
Ｄ毎に、夫々１個の治具１０を各ピン１５と嵌合部１６
とを噛み合わせて取り付け、表面配線と裏面配線とを相
互に接続する。この場合に、特定の１個の半導体装置４
についての配線パターンには、治具１１をそのピン１５
と嵌合部１６とを噛み合わせて取り付ける。
装置の動作について説明する。先ず、図６に示すように
、多数の半導体チップ４が搭載されたフィルムキャリア
テープ１の表面の各配線パターン５Ａ，５Ｂ，５Ｃ，５
Ｄ毎に、夫々１個の治具１０を各ピン１５と嵌合部１６
とを噛み合わせて取り付け、表面配線と裏面配線とを相
互に接続する。この場合に、特定の１個の半導体装置４
についての配線パターンには、治具１１をそのピン１５
と嵌合部１６とを噛み合わせて取り付ける。
【００１８】これにより、複数個の半導体チップ４の同
一の端子に接続された第１の配線パターンの特定の配線
には第２の配線パターンの一の配線が接続され、ケーブ
ル１７を介して、各半導体チップの同一端子には同一の
電源電圧又は入力パルスを同時に印加することができる
。このようにして、フィルムキャリアテープ１を切断分
離することなく、ＢＴを実行することができる。
一の端子に接続された第１の配線パターンの特定の配線
には第２の配線パターンの一の配線が接続され、ケーブ
ル１７を介して、各半導体チップの同一端子には同一の
電源電圧又は入力パルスを同時に印加することができる
。このようにして、フィルムキャリアテープ１を切断分
離することなく、ＢＴを実行することができる。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
フィルムキャリアテープの第１面（表面）に夫々独立し
て設けられた複数個の第１の配線パターンを連絡するよ
うに、テープ第２面（裏面）に、第２の配線パターンを
形成し、接続手段を、両配線パターンの配線を一対一に
接続可能に配置したから、テープを切断分離することな
く、ＢＴを実施することが可能になり、二次選別試験以
後の工程での工数を削減でき、量産性を向上させること
ができる。
フィルムキャリアテープの第１面（表面）に夫々独立し
て設けられた複数個の第１の配線パターンを連絡するよ
うに、テープ第２面（裏面）に、第２の配線パターンを
形成し、接続手段を、両配線パターンの配線を一対一に
接続可能に配置したから、テープを切断分離することな
く、ＢＴを実施することが可能になり、二次選別試験以
後の工程での工数を削減でき、量産性を向上させること
ができる。
【図１】本発明の実施例に係るＴＡＢ半導体装置を示す
表面図である。
表面図である。
【図２】同じくその裏面図である。
【図３】ＢＴに使用する治具を示す模式図である。
【図４】治具の使用状態を示す図である。
【図５】ケーブルを備えた治具の使用状態を示す図であ
る。
る。
【図６】本実施例の動作を示す斜視図である。
【図７】従来のＴＡＢ半導体装置を示す表面図である。
１，２１；フィルムキャリアテープ、３，２３；デバイ
スホール、４，２４；半導体チップ、５（５Ａ，５Ｂ，
５Ｃ，５Ｄ）；第１の配線パターン、８（８Ａ，８Ｂ，
８Ｃ，８Ｄ）；第２の配線パターン、７Ａ，７Ｂ，７Ｃ
，７Ｄ；スルーホール、１０，１１；治具、１５；ピン
、１７；ケーブル
スホール、４，２４；半導体チップ、５（５Ａ，５Ｂ，
５Ｃ，５Ｄ）；第１の配線パターン、８（８Ａ，８Ｂ，
８Ｃ，８Ｄ）；第２の配線パターン、７Ａ，７Ｂ，７Ｃ
，７Ｄ；スルーホール、１０，１１；治具、１５；ピン
、１７；ケーブル
Claims (2)
- 【請求項１】 半導体チップが配置されるデバイスホ
ールが所定の間隔で形成されたフィルムキャリアテープ
と、前記各デバイスホールに対応して前記フィルムキャ
リアテープの第１面に各デバイスホール毎に形成された
複数の第１の配線パターンと、前記フィルムキャリアテ
ープの第２面に各デバイスホール間を連絡して形成され
た第２の配線パターンと、前記フィルムキャリアテープ
に設けられ前記第１の配線パターンの所定の配線と前記
第２の配線パターンの所定の配線とを接続可能の接続手
段とを有することを特徴とするテープオートメイテッド
ボンディング半導体装置。 - 【請求項２】 前記接続手段は、前記フィルムキャリ
アテープを挿通し、前記第１の配線パターンの所定の配
線と前記第２の配線パターンの所定の配線とを連絡する
スルーホールであり、このスルーホールに導電性ピンを
挿入することにより、前記第１の配線パターンの配線と
前記第２の配線パターンの配線とを電気的に接続するこ
とを特徴とする請求項１に記載のテープオートメイテッ
ドボンディング半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3128570A JP2967603B2 (ja) | 1991-04-30 | 1991-04-30 | テープオートメイテッドボンディング半導体装置 |
| US07/874,628 US5317188A (en) | 1990-04-30 | 1992-04-27 | Means for and methods of testing automated tape bonded semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3128570A JP2967603B2 (ja) | 1991-04-30 | 1991-04-30 | テープオートメイテッドボンディング半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04329648A true JPH04329648A (ja) | 1992-11-18 |
| JP2967603B2 JP2967603B2 (ja) | 1999-10-25 |
Family
ID=14988024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3128570A Expired - Lifetime JP2967603B2 (ja) | 1990-04-30 | 1991-04-30 | テープオートメイテッドボンディング半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5317188A (ja) |
| JP (1) | JP2967603B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541447A (en) * | 1992-04-22 | 1996-07-30 | Yamaha Corporation | Lead frame |
| JP2908330B2 (ja) * | 1996-07-16 | 1999-06-21 | 九州日本電気株式会社 | リードフレーム，半導体装置及び半導体装置の製造方法 |
| US6894374B2 (en) * | 2001-07-19 | 2005-05-17 | Texas Instruments Incorporated | Semiconductor package insulation film and manufacturing method thereof |
| JP4393303B2 (ja) * | 2003-09-05 | 2010-01-06 | キヤノン株式会社 | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5065227A (en) * | 1990-06-04 | 1991-11-12 | International Business Machines Corporation | Integrated circuit packaging using flexible substrate |
-
1991
- 1991-04-30 JP JP3128570A patent/JP2967603B2/ja not_active Expired - Lifetime
-
1992
- 1992-04-27 US US07/874,628 patent/US5317188A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5317188A (en) | 1994-05-31 |
| JP2967603B2 (ja) | 1999-10-25 |
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