JPS625339B2 - - Google Patents
Info
- Publication number
- JPS625339B2 JPS625339B2 JP55128357A JP12835780A JPS625339B2 JP S625339 B2 JPS625339 B2 JP S625339B2 JP 55128357 A JP55128357 A JP 55128357A JP 12835780 A JP12835780 A JP 12835780A JP S625339 B2 JPS625339 B2 JP S625339B2
- Authority
- JP
- Japan
- Prior art keywords
- insulator
- cutting
- film
- hole
- holes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/315—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material
- B41J2/32—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads
- B41J2/345—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads characterised by the arrangement of resistors or conductors
Landscapes
- Wire Bonding (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
この発明は感熱記録装置に用いられるサーマル
ヘツド、特にサーマルヘツドに使用されるテープ
キヤリア実装方法に関する。
ヘツド、特にサーマルヘツドに使用されるテープ
キヤリア実装方法に関する。
一般に、感熱記録装置に用いられるサーマルヘ
ツドにはLSIチツプ等の電子部品を装着したテー
プキヤリアがセラミツク基板とガラスエポキシ基
板との間に順次列状に装架され、両端部が各基板
にボンデイングされるようになつている。
ツドにはLSIチツプ等の電子部品を装着したテー
プキヤリアがセラミツク基板とガラスエポキシ基
板との間に順次列状に装架され、両端部が各基板
にボンデイングされるようになつている。
しかし、LSIチツプとして、シフトレジスタ、
ラツチ、およびトランジスタアレイを組込んだも
のをテープキヤリアに搭載する場合、チツプが対
向する側のみにパツドを形成することは、パツド
の数が多くなり、どうしても対向する側に加えて
少なくとも一方の他側にパツドを設ける必要があ
る。
ラツチ、およびトランジスタアレイを組込んだも
のをテープキヤリアに搭載する場合、チツプが対
向する側のみにパツドを形成することは、パツド
の数が多くなり、どうしても対向する側に加えて
少なくとも一方の他側にパツドを設ける必要があ
る。
従来、このようなチツプをテープキヤリアに搭
載して抵抗体と外部配線とを接続するには、テー
プキヤリアの両面（表と裏）に配線パターンを形
成する方法が採られてきた。
載して抵抗体と外部配線とを接続するには、テー
プキヤリアの両面（表と裏）に配線パターンを形
成する方法が採られてきた。
上記の方法によると、上面と下面との絶縁を確
保しなければならないこと、さらにはスルーホー
ルとランドとが必要となり、そのためテープキヤ
リアの幅が広くなりすぎて隣り同士が重なり合う
などの問題があつた。
保しなければならないこと、さらにはスルーホー
ルとランドとが必要となり、そのためテープキヤ
リアの幅が広くなりすぎて隣り同士が重なり合う
などの問題があつた。
この発明は上述した問題点を考慮し、これを改
善することを目的としてなされたもので、絶縁体
テープを所要の形状に形成し、表面上に導体を形
成した第１、第２の絶縁体を重ね合せて電気的に
接続する複数の絶縁体の実装方法において、第１
絶縁体は、複数のカツテイング孔と、このカツテ
イング孔を結んで形成されたカツテイングライン
と、入出力リード端子が突出する孔と、導体に設
けられたパツドとを備え、第２絶縁体は、前記第
１絶縁体のカツテイグラインが通る位置に設けら
れたカツテイング孔と、第１絶縁体のカツテイン
グ孔を通るように設けられたカツテイングライン
と、第１絶縁体のパツドに接続するように入出力
リード端子が突出する孔とを備え、前記第１絶縁
体上に第２絶縁体を重ね合せ、前記パツドと第２
絶縁体の入出力リード端子とを接続し、第２絶縁
体のカツテイングラインにそつて切断して第２絶
縁体を所定形状にし、第１絶縁体のカツテイング
ラインにそつて切断して第１絶縁体を所定形状に
し、これら複数の絶縁体を実装するようにしたこ
とを特徴とするものである。
善することを目的としてなされたもので、絶縁体
テープを所要の形状に形成し、表面上に導体を形
成した第１、第２の絶縁体を重ね合せて電気的に
接続する複数の絶縁体の実装方法において、第１
絶縁体は、複数のカツテイング孔と、このカツテ
イング孔を結んで形成されたカツテイングライン
と、入出力リード端子が突出する孔と、導体に設
けられたパツドとを備え、第２絶縁体は、前記第
１絶縁体のカツテイグラインが通る位置に設けら
れたカツテイング孔と、第１絶縁体のカツテイン
グ孔を通るように設けられたカツテイングライン
と、第１絶縁体のパツドに接続するように入出力
リード端子が突出する孔とを備え、前記第１絶縁
体上に第２絶縁体を重ね合せ、前記パツドと第２
絶縁体の入出力リード端子とを接続し、第２絶縁
体のカツテイングラインにそつて切断して第２絶
縁体を所定形状にし、第１絶縁体のカツテイング
ラインにそつて切断して第１絶縁体を所定形状に
し、これら複数の絶縁体を実装するようにしたこ
とを特徴とするものである。
以下、この発明の実施例について添付図面を参
照して説明する。
照して説明する。
第１図において、符号１０は感熱記録装置に用
いられるサーマルヘツドの概略斜視図を示す。サ
ーマルヘツド１０はほぼ矩形をなすアルミまたは
鉄の支持板１１上にセラミツク基板１２が装着さ
れる。セラミツク基板１２も細長い矩形をなし、
その両側にガラスエポキシ基板１３が配設され
る。上記セラミツク基板１２とガラスエポキシ基
板１３との間に多数のテープキヤリア１４が列状
に装架され、装架されたテープキヤリア１４は両
側が各基板１２，１３にボンデイングされる。各
テープキヤリア１４にはLSIチツプ等の電子部品
１５がそれぞれ装着されている。
いられるサーマルヘツドの概略斜視図を示す。サ
ーマルヘツド１０はほぼ矩形をなすアルミまたは
鉄の支持板１１上にセラミツク基板１２が装着さ
れる。セラミツク基板１２も細長い矩形をなし、
その両側にガラスエポキシ基板１３が配設され
る。上記セラミツク基板１２とガラスエポキシ基
板１３との間に多数のテープキヤリア１４が列状
に装架され、装架されたテープキヤリア１４は両
側が各基板１２，１３にボンデイングされる。各
テープキヤリア１４にはLSIチツプ等の電子部品
１５がそれぞれ装着されている。
前記テープキヤリア１４は、第２図に示すよう
に、連続する２枚のフイルム１７，１８を重ね合
せ、所定部分を切断することにより形成される。
両フイルム１７，１８はポリイミドフイルム等の
樹脂フイルムからなる。両フイルム１７，１８の
両側にはガイド孔１９，２０がそれぞれ列状に穿
設され、フイルム１７，１８の走行を案内してい
る。
に、連続する２枚のフイルム１７，１８を重ね合
せ、所定部分を切断することにより形成される。
両フイルム１７，１８はポリイミドフイルム等の
樹脂フイルムからなる。両フイルム１７，１８の
両側にはガイド孔１９，２０がそれぞれ列状に穿
設され、フイルム１７，１８の走行を案内してい
る。
両フイルム１７，１８のうち、第１フイルム１
７は第３図に示すように、中央部にLSIチツプ等
を装着するデバイス孔２１が穿設される一方、こ
のデバイス孔２１の周辺に例えば６個のカツテイ
ング孔２２ａ〜ｆが穿設される。デバイス孔２１
およびカツテイング孔２２ａ〜ｆはそれぞれ矩形
をなし、図示しない型抜き装置で型抜きすること
により、第１フイルム１７の長手方向に所定間隔
をおいて順次形成される。また、第１フイルム１
７上には各カツテイング孔２２ａ〜ｆを順次接続
するようにしたカツテイングライン２３が設けら
れており、このカツテイングライン２３はデバイ
ス孔２１を囲むように全体としてはほぼ矩形状を
なしている。
７は第３図に示すように、中央部にLSIチツプ等
を装着するデバイス孔２１が穿設される一方、こ
のデバイス孔２１の周辺に例えば６個のカツテイ
ング孔２２ａ〜ｆが穿設される。デバイス孔２１
およびカツテイング孔２２ａ〜ｆはそれぞれ矩形
をなし、図示しない型抜き装置で型抜きすること
により、第１フイルム１７の長手方向に所定間隔
をおいて順次形成される。また、第１フイルム１
７上には各カツテイング孔２２ａ〜ｆを順次接続
するようにしたカツテイングライン２３が設けら
れており、このカツテイングライン２３はデバイ
ス孔２１を囲むように全体としてはほぼ矩形状を
なしている。
一方、第１フイルム１７上に重ね合せられる第
２フイルム１８の中央部にもデバイス孔２５が穿
設される。このデバイス孔２５は第１フイルム１
７のデバイス孔２１に対応する位置に形成される
とともに、このデバイス孔２５の周辺に例えば４
個のカツテイング孔２６ａ〜ｄが穿設される。こ
のデバイス孔２５およびカツテイング孔２６ａ〜
ｄも図示しない型抜き装置で型抜きされることに
より、フイルム１８の長手方向に所定間隔をおい
て順次形成される。また、各カツテイング孔２２
ａ〜ｄを順次接続するようにしてカツテイングラ
イン２７が設けられる。
２フイルム１８の中央部にもデバイス孔２５が穿
設される。このデバイス孔２５は第１フイルム１
７のデバイス孔２１に対応する位置に形成される
とともに、このデバイス孔２５の周辺に例えば４
個のカツテイング孔２６ａ〜ｄが穿設される。こ
のデバイス孔２５およびカツテイング孔２６ａ〜
ｄも図示しない型抜き装置で型抜きされることに
より、フイルム１８の長手方向に所定間隔をおい
て順次形成される。また、各カツテイング孔２２
ａ〜ｄを順次接続するようにしてカツテイングラ
イン２７が設けられる。
一方、第１および第２フイルム１７，１８上に
は所定の導線路（第６図Ａ，Ｂ参照）が設けられ
ている。導線路は各フイルム１７，１８上に銅箔
（他の金属箔でもよい。）を乗せ、フオトリソブラ
フイーによるパターニングにより形成され、所望
する導線路が構成される。第１フイルム１７に形
成される導線路の入力側リード端子および出力側
リード端子（共に図示せず）はカツテイング孔の
うちの端子孔２２ａ，２２ｃ内に形成される。両
端子孔２２ａ，２２ｃは第１フイルム１７の長手
方向に位置している。また、第１フイルム１７の
導線路の途中にパツド部分２８ａ，２８ｂが配列
される。各パツド部分２８ａ，２８ｂはデバイス
孔２１の両側で第１フイルム１７を斜めに横切る
ように列状に配列される。
は所定の導線路（第６図Ａ，Ｂ参照）が設けられ
ている。導線路は各フイルム１７，１８上に銅箔
（他の金属箔でもよい。）を乗せ、フオトリソブラ
フイーによるパターニングにより形成され、所望
する導線路が構成される。第１フイルム１７に形
成される導線路の入力側リード端子および出力側
リード端子（共に図示せず）はカツテイング孔の
うちの端子孔２２ａ，２２ｃ内に形成される。両
端子孔２２ａ，２２ｃは第１フイルム１７の長手
方向に位置している。また、第１フイルム１７の
導線路の途中にパツド部分２８ａ，２８ｂが配列
される。各パツド部分２８ａ，２８ｂはデバイス
孔２１の両側で第１フイルム１７を斜めに横切る
ように列状に配列される。
また、第２フイルム１８上に形成される導線路
の入力側および出力側リード端子（共に図示せ
ず）はカツテイング孔２６ａ〜ｄのうちの端子孔
２６ａ，２６ｂ内に形成される。このカツテイン
グ孔２６ａ，２６ｂは平行四辺形状をなし、第２
フイルム１８を斜めに横切るように形成され、各
リード端子は第１フイルム１７に形成される各パ
ツド部分２８ａ，２８ｂにそれぞれ対応するよう
になつている。そして下側のテープキヤリア１７
のパツド部分２８ａ，２８ｂは、上側のテープキ
ヤリア１８のパツド部分３０ａ，３０ｂに電気的
に接続される。また下側のテープキヤリア１７の
パツド部分３１，３２はそれぞれ抵抗体の電極、
外部配線と接続される。
の入力側および出力側リード端子（共に図示せ
ず）はカツテイング孔２６ａ〜ｄのうちの端子孔
２６ａ，２６ｂ内に形成される。このカツテイン
グ孔２６ａ，２６ｂは平行四辺形状をなし、第２
フイルム１８を斜めに横切るように形成され、各
リード端子は第１フイルム１７に形成される各パ
ツド部分２８ａ，２８ｂにそれぞれ対応するよう
になつている。そして下側のテープキヤリア１７
のパツド部分２８ａ，２８ｂは、上側のテープキ
ヤリア１８のパツド部分３０ａ，３０ｂに電気的
に接続される。また下側のテープキヤリア１７の
パツド部分３１，３２はそれぞれ抵抗体の電極、
外部配線と接続される。
次に、サーマルヘツドのテープキヤリア１４の
製造方法について説明する。
製造方法について説明する。
図示しない型抜き装置により第１フイルム１７
および第２フイルムにデバイス孔２１，２５およ
びカツテイング孔をそれぞれ型抜きにより形成す
る。デバイス孔２１，２５およびカツテイング孔
２２ａ〜ｆ，２６ａ〜ｄが形成された第１フイル
ム１７および第２フイルム１８に銅箔をのせ、フ
オトリソブラフイーによるパターニングで各フイ
ルム１７，１８の所定位置に導線路（パターン）
をそれぞれ形成する。
および第２フイルムにデバイス孔２１，２５およ
びカツテイング孔をそれぞれ型抜きにより形成す
る。デバイス孔２１，２５およびカツテイング孔
２２ａ〜ｆ，２６ａ〜ｄが形成された第１フイル
ム１７および第２フイルム１８に銅箔をのせ、フ
オトリソブラフイーによるパターニングで各フイ
ルム１７，１８の所定位置に導線路（パターン）
をそれぞれ形成する。
その後、第１フイルム１７のデバイス孔２１に
LSIチツプ（ICチツプ等の電子部品でもよい）１
５を装着し、ボンデイングする。その際、各フイ
ルム１７，１８の端子孔２２ａ，２２ｃ；２６
ａ，２６ｂ内は銅箔等によるパターニングにより
パターンがつながつているのでブローバ等により
LSIチツプ１５の不良チエツクやそのボンデイン
グ不良チエツクが行なわれる。
LSIチツプ（ICチツプ等の電子部品でもよい）１
５を装着し、ボンデイングする。その際、各フイ
ルム１７，１８の端子孔２２ａ，２２ｃ；２６
ａ，２６ｂ内は銅箔等によるパターニングにより
パターンがつながつているのでブローバ等により
LSIチツプ１５の不良チエツクやそのボンデイン
グ不良チエツクが行なわれる。
続いて、第１フイルム上に第２フイルムを位置
合せして重ね合せ、所定部分をボンデイングす
る。このボンデイングは第２フイルム１８のリー
ド端子を第１フイルム１７のパツド部分２８ａ，
２８ｂに固着することにより行なわれる。第２フ
イルム１８を第１フイルム１７にボンデイングし
た後、第２フイルム１８をカツテイングライン２
７沿いにパンチ等で切断する。この場合、第２フ
イルム１８のカツテイングライン２７は第１フイ
ルム１７の各カツテイング孔２２ｂ，２２ｄ〜ｆ
内に位置されるので、第１フイルム１７と第２フ
イルム１８との重ね合せ部を２枚カツトすること
がなく、１枚のフイルムをカツトするだけでよ
い。
合せして重ね合せ、所定部分をボンデイングす
る。このボンデイングは第２フイルム１８のリー
ド端子を第１フイルム１７のパツド部分２８ａ，
２８ｂに固着することにより行なわれる。第２フ
イルム１８を第１フイルム１７にボンデイングし
た後、第２フイルム１８をカツテイングライン２
７沿いにパンチ等で切断する。この場合、第２フ
イルム１８のカツテイングライン２７は第１フイ
ルム１７の各カツテイング孔２２ｂ，２２ｄ〜ｆ
内に位置されるので、第１フイルム１７と第２フ
イルム１８との重ね合せ部を２枚カツトすること
がなく、１枚のフイルムをカツトするだけでよ
い。
カツテイングライン２７沿いに切断された第２
フイルム１８は第１フイルム１７から離され、図
示しない巻取装置により必要に応じて巻き取られ
る。その後、第１フイルム１７をほぼ矩形のカツ
テイングライン２３沿いに切断することにより、
２枚のフイルム１７，１８を重ね合せたテープキ
ヤリア１４が構成される（第５図参照）。
フイルム１８は第１フイルム１７から離され、図
示しない巻取装置により必要に応じて巻き取られ
る。その後、第１フイルム１７をほぼ矩形のカツ
テイングライン２３沿いに切断することにより、
２枚のフイルム１７，１８を重ね合せたテープキ
ヤリア１４が構成される（第５図参照）。
このようにして形成されたテープキヤリア１４
は第１図に示すようにセラミツク基板１２とガラ
スエポキシ基板１３との間に装架され、両基板１
２，１３に順次列状にボンデイングされる。
は第１図に示すようにセラミツク基板１２とガラ
スエポキシ基板１３との間に装架され、両基板１
２，１３に順次列状にボンデイングされる。
以上説明したように、本発明によるサーマルヘ
ツドのテープキヤリア実装方法は、絶縁体テープ
を所要の形状に形成し、表面上に導体を形成した
第１、第２の絶縁体を重ね合せて電気的に接続す
る複数の絶縁体の実装方法において、第１絶縁体
は、複数のカツテイング孔と、このカツテイング
孔を結んで形成されたカツテイングラインと、入
出力リード端子が突出する孔と、導体に設けられ
たパツドとを備え、第２絶縁体は、前記第１絶縁
体のカツテイグラインが通る位置に設けられたカ
ツテイング孔と、第１絶縁体のカツテイング孔を
通るように設けられたカツテイングラインと、第
１絶縁体のパツドに接続するように入出力リード
端子が突出する孔とを備え、前記第１絶縁体上に
第２絶縁体を重ね合せ、前記パツドと第２絶縁体
の入出力リード端子とを接続し、第２絶縁体のカ
ツテイングラインにそつて切断して第２絶縁体を
所定形状にし、第１絶縁体のカツテイングライン
にそつて切断して第１絶縁体を所定形状にし、こ
れら複数の絶縁体を実装するようにしたので、２
枚のフイルムを同時に切断することが全くなく、
したがつて、フイルムの切断によるミスが防止さ
れ、製品の歩留まりの低下等を未然にかつ確実に
防止できる等の効果を奏する。
ツドのテープキヤリア実装方法は、絶縁体テープ
を所要の形状に形成し、表面上に導体を形成した
第１、第２の絶縁体を重ね合せて電気的に接続す
る複数の絶縁体の実装方法において、第１絶縁体
は、複数のカツテイング孔と、このカツテイング
孔を結んで形成されたカツテイングラインと、入
出力リード端子が突出する孔と、導体に設けられ
たパツドとを備え、第２絶縁体は、前記第１絶縁
体のカツテイグラインが通る位置に設けられたカ
ツテイング孔と、第１絶縁体のカツテイング孔を
通るように設けられたカツテイングラインと、第
１絶縁体のパツドに接続するように入出力リード
端子が突出する孔とを備え、前記第１絶縁体上に
第２絶縁体を重ね合せ、前記パツドと第２絶縁体
の入出力リード端子とを接続し、第２絶縁体のカ
ツテイングラインにそつて切断して第２絶縁体を
所定形状にし、第１絶縁体のカツテイングライン
にそつて切断して第１絶縁体を所定形状にし、こ
れら複数の絶縁体を実装するようにしたので、２
枚のフイルムを同時に切断することが全くなく、
したがつて、フイルムの切断によるミスが防止さ
れ、製品の歩留まりの低下等を未然にかつ確実に
防止できる等の効果を奏する。
第１図はこの発明によるテープキヤリアを備え
たサーマルヘツドを示す斜視図、第２図はこの発
明の一実施例を示すもので、テープキヤリアを構
成する第１フイルムと第２フイルムとの重ね合せ
状態を示す平面図、第３図はテープキヤリアの第
１フイルムを示す平面図、第４図は同第２フイル
ムを示す平面図、第５図はこの発明に係るテープ
キヤリアの一実施例を示す斜視図、第６図Ａは下
側のテープキヤリアのパターン側、第６図Ｂは上
側のテープキヤリアのパターン側を示す説明図で
ある。 １０……サーマルヘツド、１１……アルミ支持
板、１２……セラミツク基板、１３……ガラスエ
ポキシ基板、１４……テープキヤリア、１５……
LSIチツプ（電子部品）、１７……第１フイル
ム、１８……第２フイルム、２１，２５……デバ
イス孔、２２ａ〜ｆ，２６ａ〜ｄ……カツテイン
グ孔、２３，２７……カツテイングライン、２８
ａ，２８ｂ，３０ａ，３０ｂ……パツド部分。
たサーマルヘツドを示す斜視図、第２図はこの発
明の一実施例を示すもので、テープキヤリアを構
成する第１フイルムと第２フイルムとの重ね合せ
状態を示す平面図、第３図はテープキヤリアの第
１フイルムを示す平面図、第４図は同第２フイル
ムを示す平面図、第５図はこの発明に係るテープ
キヤリアの一実施例を示す斜視図、第６図Ａは下
側のテープキヤリアのパターン側、第６図Ｂは上
側のテープキヤリアのパターン側を示す説明図で
ある。 １０……サーマルヘツド、１１……アルミ支持
板、１２……セラミツク基板、１３……ガラスエ
ポキシ基板、１４……テープキヤリア、１５……
LSIチツプ（電子部品）、１７……第１フイル
ム、１８……第２フイルム、２１，２５……デバ
イス孔、２２ａ〜ｆ，２６ａ〜ｄ……カツテイン
グ孔、２３，２７……カツテイングライン、２８
ａ，２８ｂ，３０ａ，３０ｂ……パツド部分。
Claims (1)
- １ 絶縁体テープを所要の形状に形成し、表面上
に導体を形成した第１、第２の絶縁体を重ね合せ
て電気的に接続する複数の絶縁体の実装方法にお
いて、第１絶縁体は、複数のカツテイング孔と、
このカツテイング孔を結んで形成されたカツテイ
ングラインと、入出力リード端子が突出する孔
と、導体に設けられたパツドとを備え、第２絶縁
体は、前記第１絶縁体のカツテイグラインが通る
位置に設けられたカツテイング孔と、第１絶縁体
のカツテイング孔を通るように設けられたカツテ
イングラインと、第１絶縁体のパツドに接続する
ように入出力リード端子が突出する孔とを備え、
前記第１絶縁体上に第２絶縁体を重ね合せ、前記
パツドと第２絶縁体の入出力リード端子とを接続
し、第２絶縁体のカツテイングラインにそつて切
断して第２絶縁体を所定形状にし、第１絶縁体の
カツテイングラインにそつて切断して第１絶縁体
を所定形状にし、これら複数の絶縁体を実装する
ようにしたことを特徴とするサーマルヘツドのテ
ープキヤリヤ実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55128357A JPS5753371A (en) | 1980-09-16 | 1980-09-16 | Tape carrier of thermal head and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55128357A JPS5753371A (en) | 1980-09-16 | 1980-09-16 | Tape carrier of thermal head and manufacture thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5753371A JPS5753371A (en) | 1982-03-30 |
| JPS625339B2 true JPS625339B2 (ja) | 1987-02-04 |
Family
ID=14982815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55128357A Granted JPS5753371A (en) | 1980-09-16 | 1980-09-16 | Tape carrier of thermal head and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5753371A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62116165A (ja) * | 1985-10-31 | 1987-05-27 | Toshiba Corp | サ−マルヘツド |
| JP2740161B2 (ja) * | 1986-02-13 | 1998-04-15 | 日本電気株式会社 | 集積回路の実装構造 |
| US5608022A (en) * | 1993-10-12 | 1997-03-04 | Asahi Kasei Kogyo Kabushiki Kaisha | Perfluorocarbon copolymer containing functional groups and a method for producing it |
| KR100713637B1 (ko) * | 2000-02-21 | 2007-05-02 | 엘지.필립스 엘시디 주식회사 | 테이프 캐리어 팩키지 필름 |
-
1980
- 1980-09-16 JP JP55128357A patent/JPS5753371A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5753371A (en) | 1982-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4763409A (en) | Method of manufacturing semiconductor device | |
| US5095407A (en) | Double-sided memory board | |
| KR100628286B1 (ko) | 캐노피형 캐리어를 구비한 전자 모듈 | |
| JP3410969B2 (ja) | 半導体装置 | |
| EP0226433B1 (en) | High density printed wiring board | |
| JPH01165134A (ja) | 注文応答回路 | |
| US4843191A (en) | Interconnection technique using dielectric layers | |
| US4524240A (en) | Universal circuit prototyping board | |
| US7388279B2 (en) | Tapered dielectric and conductor structures and applications thereof | |
| US5355105A (en) | Multi-layer flexible printed circuit and method of making same | |
| US5892657A (en) | Electronic-circuit assembly and its manufacturing method | |
| JPS58114498A (ja) | 基板 | |
| US3515949A (en) | 3-d flatpack module packaging technique | |
| JPS5922386A (ja) | 電子部品構造体 | |
| US4536825A (en) | Leadframe having severable fingers for aligning one or more electronic circuit device components | |
| JP2570336B2 (ja) | ハイブリッド集積回路装置 | |
| US3459999A (en) | Circuit module and assembly | |
| JP2837521B2 (ja) | 半導体集積回路装置およびその配線変更方法 | |
| JPH02500221A (ja) | Ｔａｂ相互接続表面用のバーン・インパッド | |
| JP3234003B2 (ja) | サーマルヘッド | |
| US6693359B1 (en) | High density wire bonding pads for semiconductor package | |
| JPH03204964A (ja) | 電気的回路パツケージ及び電気的回路パツケージを作る方法 | |
| JP2766361B2 (ja) | 半導体装置 | |
| JPS6329414B2 (ja) | ||
| JP2836208B2 (ja) | フィルムキャリアテープ |