JPH04329672A - ゲートアレイ半導体装置の製造方法 - Google Patents
ゲートアレイ半導体装置の製造方法Info
- Publication number
- JPH04329672A JPH04329672A JP12688391A JP12688391A JPH04329672A JP H04329672 A JPH04329672 A JP H04329672A JP 12688391 A JP12688391 A JP 12688391A JP 12688391 A JP12688391 A JP 12688391A JP H04329672 A JPH04329672 A JP H04329672A
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- JP
- Japan
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- gate array
- semiconductor device
- array semiconductor
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- Pending
Links
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 238000000034 method Methods 0.000 claims abstract description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 5
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 5
- 230000007257 malfunction Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はゲートアレイ半導体装置
の製造方法に関し、特に電源ラインの形成方法に関する
。
の製造方法に関し、特に電源ラインの形成方法に関する
。
【０００２】
【従来の技術】従来、ゲートアレイ半導体装置の製造に
際しては、図３に示すように、ゲートアレイの表面上に
電源ライン１、スルーホール２、アルミニウム配線３の
各パターンをレイアウトして所要の回路を構成している
。この場合、レイアウトは単に各配線が相互に干渉しな
いように考慮されるのみであり、又電源ライン１は余裕
のある限り太幅に設計されている。
際しては、図３に示すように、ゲートアレイの表面上に
電源ライン１、スルーホール２、アルミニウム配線３の
各パターンをレイアウトして所要の回路を構成している
。この場合、レイアウトは単に各配線が相互に干渉しな
いように考慮されるのみであり、又電源ライン１は余裕
のある限り太幅に設計されている。
【０００３】
【発明が解決しようとする課題】従来の製造方法で形成
されるゲートアレイ半導体装置では、出力がＬからＨ、
又はＨからＬにスイッチングした場合、出力負荷の充放
電電流がＬＳＩの電源ラインを通って電源に流れる。し
かしながら、半導体装置の高密度化によって配線パター
ンはその配設面積が限られているため、電源ライン１の
幅を大きくすることには限界があり、インピーダンスが
比較的に大きくなり、前記充放電電流と電源ラインのイ
ンピーダンスによって電源ラインに電圧降下を生じ、Ｌ
ＳＩ内部の電源レベルが変動し、誤動作を生じるという
問題がある。本発明の目的は電源ラインのインピーダン
スを低下させて誤動作の発生を防止したゲートアレイ半
導体装置の製造方法を提供することにある。
されるゲートアレイ半導体装置では、出力がＬからＨ、
又はＨからＬにスイッチングした場合、出力負荷の充放
電電流がＬＳＩの電源ラインを通って電源に流れる。し
かしながら、半導体装置の高密度化によって配線パター
ンはその配設面積が限られているため、電源ライン１の
幅を大きくすることには限界があり、インピーダンスが
比較的に大きくなり、前記充放電電流と電源ラインのイ
ンピーダンスによって電源ラインに電圧降下を生じ、Ｌ
ＳＩ内部の電源レベルが変動し、誤動作を生じるという
問題がある。本発明の目的は電源ラインのインピーダン
スを低下させて誤動作の発生を防止したゲートアレイ半
導体装置の製造方法を提供することにある。
【０００４】
【課題を解決するための手段】本発明のゲートアレイ半
導体装置の製造方法は、ゲートアレイに対して各種パタ
ーンをレイアウトした後、これらパターン間の空き領域
を電源ラインの一部として拡張することを特徴とする。
導体装置の製造方法は、ゲートアレイに対して各種パタ
ーンをレイアウトした後、これらパターン間の空き領域
を電源ラインの一部として拡張することを特徴とする。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例を説明するための図であ
る。図において、ゲートアレイの表面上には電源ライン
１、スルーホール２、アルミニウム配線３の各パターン
をレイアウトし、所要の回路を構成するようにする。そ
の後、電源ラインの強化のために、これらパターン１，
２，３の間の空き領域で、しかも電源ライン１に隣接す
る領域（図に破線で囲む領域）４を新たな電源ラインと
して拡張し、これを既にレイアウトした電源ライン１に
一体化させ、結果として前記電源ライン１を太くする。 これにより、電源ライン１のインピーダンスを下げ、電
圧降下による電源ラインのレベルの変動を少なくでき、
ノイズに誤動作を防ぐことができる。
る。図１は本発明の第１実施例を説明するための図であ
る。図において、ゲートアレイの表面上には電源ライン
１、スルーホール２、アルミニウム配線３の各パターン
をレイアウトし、所要の回路を構成するようにする。そ
の後、電源ラインの強化のために、これらパターン１，
２，３の間の空き領域で、しかも電源ライン１に隣接す
る領域（図に破線で囲む領域）４を新たな電源ラインと
して拡張し、これを既にレイアウトした電源ライン１に
一体化させ、結果として前記電源ライン１を太くする。 これにより、電源ライン１のインピーダンスを下げ、電
圧降下による電源ラインのレベルの変動を少なくでき、
ノイズに誤動作を防ぐことができる。
【０００６】図２は本発明の第２実施例を説明するため
の図である。この実施例では電源ライン１、スルーホー
ル２、アルミニウム配線３の各パターンのレイアウト終
了後に、これらパターン間の空き領域に新たに電源ライ
ンを延設可能な領域を探し、この領域に新たな電源ライ
ン５を形成し、この電源ライン５を前記電源ライン１に
並列に接続する。このようにしても、電源ライン１を強
化して実質的な幅寸法を増大し、インピーダンスを低下
させてノイズによる誤動作を防ぐことが可能となる。
の図である。この実施例では電源ライン１、スルーホー
ル２、アルミニウム配線３の各パターンのレイアウト終
了後に、これらパターン間の空き領域に新たに電源ライ
ンを延設可能な領域を探し、この領域に新たな電源ライ
ン５を形成し、この電源ライン５を前記電源ライン１に
並列に接続する。このようにしても、電源ライン１を強
化して実質的な幅寸法を増大し、インピーダンスを低下
させてノイズによる誤動作を防ぐことが可能となる。
【０００７】
【発明の効果】以上説明したように本発明は、各パター
ンのレイアウト後に、これらパターンの間に生じた空き
領域を利用して電源ラインを拡張させるので、電源ライ
ンのインピーダンスを低下させ、電圧降下が原因とされ
るノイズによる半導体装置の誤動作を防止することがで
きる効果がある。
ンのレイアウト後に、これらパターンの間に生じた空き
領域を利用して電源ラインを拡張させるので、電源ライ
ンのインピーダンスを低下させ、電圧降下が原因とされ
るノイズによる半導体装置の誤動作を防止することがで
きる効果がある。
【図１】本発明の第１実施例方法を説明するための半導
体装置の平面図である。
体装置の平面図である。
【図２】本発明の第２実施例方法を説明するための半導
体装置の平面図である。
体装置の平面図である。
【図３】従来の製造方法を説明するための半導体装置の
平面図である。
平面図である。
１ 電源ライン
２ スルーホール
３ アルミニウム配線
４ 拡張電源ライン
５ 新たな電源ライン
Claims (1)
- 【請求項１】 ゲートアレイ半導体装置の製造に際し
、電源ライン、スルーホール、アルミニウム配線等の各
種パターンのレイアウト終了後、これらパターン間の空
き領域を電源ラインの一部として拡張することを特徴と
するゲートアレイ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12688391A JPH04329672A (ja) | 1991-04-30 | 1991-04-30 | ゲートアレイ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12688391A JPH04329672A (ja) | 1991-04-30 | 1991-04-30 | ゲートアレイ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04329672A true JPH04329672A (ja) | 1992-11-18 |
Family
ID=14946209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12688391A Pending JPH04329672A (ja) | 1991-04-30 | 1991-04-30 | ゲートアレイ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04329672A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001063673A1 (fr) * | 2000-02-22 | 2001-08-30 | Hitachi, Ltd. | Circuit integre a semi-conducteur et son procede de production |
| JP2012142434A (ja) * | 2010-12-28 | 2012-07-26 | Toshiba Corp | 半導体集積回路の配線方法、半導体回路配線装置および半導体集積回路 |
-
1991
- 1991-04-30 JP JP12688391A patent/JPH04329672A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001063673A1 (fr) * | 2000-02-22 | 2001-08-30 | Hitachi, Ltd. | Circuit integre a semi-conducteur et son procede de production |
| JP2012142434A (ja) * | 2010-12-28 | 2012-07-26 | Toshiba Corp | 半導体集積回路の配線方法、半導体回路配線装置および半導体集積回路 |
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