JPH0644593B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0644593B2 JPH0644593B2 JP59235192A JP23519284A JPH0644593B2 JP H0644593 B2 JPH0644593 B2 JP H0644593B2 JP 59235192 A JP59235192 A JP 59235192A JP 23519284 A JP23519284 A JP 23519284A JP H0644593 B2 JPH0644593 B2 JP H0644593B2
- Authority
- JP
- Japan
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- layer
- wiring
- contact hole
- integrated circuit
- wiring layer
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/42—Vias, e.g. via plugs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/20—Interconnections within wafers or substrates, e.g. through-silicon vias [TSV]
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 ［発明の技術分野］ 本発明は多層メタル配線技術を用いた半導体集積回路装
置に関し、主に電算機を用いた自動設計に使用されるも
のである。
置に関し、主に電算機を用いた自動設計に使用されるも
のである。
［発明の技術的背景とその問題点］ 周知の如く、多層メタル配線技術を用いた大規模集積回
路（以下、ＬＳＩと称する）のパターンレイアウトは、
主に電算機を用いた自動設計に使用される。ここで、Ｌ
ＳＩの電算機を用いた自動設計を第５図及び第６図を参
照して説明する。なお、第５図は半導体集積回路装置の
パターンレイアウト図、第６図は第５図の半導体集積回
路装置を構成する１個のセルのパターン平面図である。
路（以下、ＬＳＩと称する）のパターンレイアウトは、
主に電算機を用いた自動設計に使用される。ここで、Ｌ
ＳＩの電算機を用いた自動設計を第５図及び第６図を参
照して説明する。なお、第５図は半導体集積回路装置の
パターンレイアウト図、第６図は第５図の半導体集積回
路装置を構成する１個のセルのパターン平面図である。
図中の１…はセル行である。これらセル行１…は、ビル
ディング・ブロック方式と呼ばれる複数のセル…から構
成されている。前記セル行１…間は、配線領域（チャネ
ル領域）３、３となっている。これら配線領域３、３に
は、第１層目のＡＩ（アルミ）配線４がセル行方向に設
けられている。このアルミ配線４はセル２…に供給する
電源として使用される。また、前記配線領域３、３及び
セル行１…には、入力として使用される多結晶シリコン
からなる配線層５、出力として使用される第２層目のア
ルミ配線６が、夫々セル行１…と直交する方向に設けら
れている。なお、前記アルミ配線６は、セル行１…が設
けられた領域ではセル行１…を横切るスルー配線として
用いられている。前記第１層目のアルミ配線４と第２層
目のアルミ配線６とは、ヴィア（Ｖｉａ）コンタクトホ
ール７…によって接続されている。同様に、前記第１層
目のアルミ配線４と配線層５とは第１のコンタクトホー
ル８…によって接続され、第１層目のアルミ配線４と基
板表面の拡散層９とは第２のコンタクトホール10…によ
って接続されている。
ディング・ブロック方式と呼ばれる複数のセル…から構
成されている。前記セル行１…間は、配線領域（チャネ
ル領域）３、３となっている。これら配線領域３、３に
は、第１層目のＡＩ（アルミ）配線４がセル行方向に設
けられている。このアルミ配線４はセル２…に供給する
電源として使用される。また、前記配線領域３、３及び
セル行１…には、入力として使用される多結晶シリコン
からなる配線層５、出力として使用される第２層目のア
ルミ配線６が、夫々セル行１…と直交する方向に設けら
れている。なお、前記アルミ配線６は、セル行１…が設
けられた領域ではセル行１…を横切るスルー配線として
用いられている。前記第１層目のアルミ配線４と第２層
目のアルミ配線６とは、ヴィア（Ｖｉａ）コンタクトホ
ール７…によって接続されている。同様に、前記第１層
目のアルミ配線４と配線層５とは第１のコンタクトホー
ル８…によって接続され、第１層目のアルミ配線４と基
板表面の拡散層９とは第２のコンタクトホール10…によ
って接続されている。
こうした構造の半導体集積回路装置において、アルミ配
線４、６及び配線層５の夫々の中心線、セル２…の発生
原点は単位格子上に位置しており、単位格子の大きさ
（ピッチ）は夫々必ずしも同じ値ではない。
線４、６及び配線層５の夫々の中心線、セル２…の発生
原点は単位格子上に位置しており、単位格子の大きさ
（ピッチ）は夫々必ずしも同じ値ではない。
従って、従来技術によれば、第１層目のアルミ配線４と
シリコン基板が短絡したり、第２層目のアルミ配線６が
段切れするという問題を有する。これについて、第７図
〜第９図を参照して説明する。ここで、第７図はヴィア
コンタクトホール形成用の写真蝕刻（ＰＥＰ）の感光時
の半導体集積回路装置の断面図を、第８図は第７図に対
応したパターン図を示す。第７図にいて、11はシリコン
基板である。この基板11上には、シリコン酸化膜12を介
して多結晶シリコンからなる配線層13が設けられてい
る。この配線層13を含む酸化膜12上には、第１層目のア
ルミ配線14を第１のＣＶＤ膜151を介して設けられてい
る。このＣＶＤ膜151上には、第２のＣＶＤ膜152、レジ
スト16が設けられている。同図で、感光されるレジスト
16の面は、配線層13の存在により隆起した状態になって
いる。従って、この状態でマスク17を用いて感光する
と、光が矢印Ａの方向に反射する。その結果、この状態
で工程を進めると、最悪の場合第９図に示す如く酸化膜
12が部分的に除去され、第１層目のアルミ配線14と除去
された酸化膜12から露出する基板11とが短絡する。ま
た、配線層13の存在により起伏が激しくなり、第２層目
のアルミ配線18が段切れ（Ｏ印部分）を起こす危険があ
る。なお、第８図において、Ｐは第２層目のアルミ配線
18のピッチを示す。また、第９図において、Ｌ１はヴィ
アコンタクトホール19の実際の開口幅を、Ｌ２は設計上
の開口幅を夫々示す。
シリコン基板が短絡したり、第２層目のアルミ配線６が
段切れするという問題を有する。これについて、第７図
〜第９図を参照して説明する。ここで、第７図はヴィア
コンタクトホール形成用の写真蝕刻（ＰＥＰ）の感光時
の半導体集積回路装置の断面図を、第８図は第７図に対
応したパターン図を示す。第７図にいて、11はシリコン
基板である。この基板11上には、シリコン酸化膜12を介
して多結晶シリコンからなる配線層13が設けられてい
る。この配線層13を含む酸化膜12上には、第１層目のア
ルミ配線14を第１のＣＶＤ膜151を介して設けられてい
る。このＣＶＤ膜151上には、第２のＣＶＤ膜152、レジ
スト16が設けられている。同図で、感光されるレジスト
16の面は、配線層13の存在により隆起した状態になって
いる。従って、この状態でマスク17を用いて感光する
と、光が矢印Ａの方向に反射する。その結果、この状態
で工程を進めると、最悪の場合第９図に示す如く酸化膜
12が部分的に除去され、第１層目のアルミ配線14と除去
された酸化膜12から露出する基板11とが短絡する。ま
た、配線層13の存在により起伏が激しくなり、第２層目
のアルミ配線18が段切れ（Ｏ印部分）を起こす危険があ
る。なお、第８図において、Ｐは第２層目のアルミ配線
18のピッチを示す。また、第９図において、Ｌ１はヴィ
アコンタクトホール19の実際の開口幅を、Ｌ２は設計上
の開口幅を夫々示す。
このようなことから、下記、（ア）、（イ）の対策方法
が取られている。
が取られている。
（ア）．第１層目のアルミ配線及び第２層目のアルミ配
線のヴィアコンタクトホールに対するオーバーラップ部
分を追加すること。即ち、これは、第10図に示す如く、
実際に開口されるヴィアコンタクトホール20の大きさを
考慮して、その周囲に第１層目のアルミ配線14と第２層
目のアルミ配線18のオーバーラップを付けるという方法
である。しかしながら、この方法によれば、第２層目の
アルミ配線18のピッチはＰ′と広がったヴィアコンタク
トホール20の分大きくなり、ＬＳＩの集積度を低下させ
る。
線のヴィアコンタクトホールに対するオーバーラップ部
分を追加すること。即ち、これは、第10図に示す如く、
実際に開口されるヴィアコンタクトホール20の大きさを
考慮して、その周囲に第１層目のアルミ配線14と第２層
目のアルミ配線18のオーバーラップを付けるという方法
である。しかしながら、この方法によれば、第２層目の
アルミ配線18のピッチはＰ′と広がったヴィアコンタク
トホール20の分大きくなり、ＬＳＩの集積度を低下させ
る。
（イ）．ヴィアコンタクトホールを配線層間に位置する
ように設けること。これについて、第11図、第12図を参
照して説明する。なお、第12図は第11図のＸ−Ｘ線に沿
う断面図である。即ち、これは、多結晶シリコンからな
る配線層13の起因する隆起を考慮し、配線層13のピッチ
Ｐ″を大きくとり、ヴィアコンタクトホール21を配線層
13、13間の平坦な部分に設ける方法である。しかしなが
ら、この方法によれば、配線層13のピッチがＰ″とヴィ
アコンタクトホール21の幅程広くなり、ＬＳＩの集積度
が低下させる。
ように設けること。これについて、第11図、第12図を参
照して説明する。なお、第12図は第11図のＸ−Ｘ線に沿
う断面図である。即ち、これは、多結晶シリコンからな
る配線層13の起因する隆起を考慮し、配線層13のピッチ
Ｐ″を大きくとり、ヴィアコンタクトホール21を配線層
13、13間の平坦な部分に設ける方法である。しかしなが
ら、この方法によれば、配線層13のピッチがＰ″とヴィ
アコンタクトホール21の幅程広くなり、ＬＳＩの集積度
が低下させる。
［発明の目的］ 本発明は上記事情に鑑みてなされたもので、誤差の少な
いヴィアコンタクトホールを形成するとともに、素子の
集積度を向上できる半導体集積回路装置を提供すること
を目的とする。
いヴィアコンタクトホールを形成するとともに、素子の
集積度を向上できる半導体集積回路装置を提供すること
を目的とする。
［発明の概要］ 本発明は、主として電子計算機を用いて自動設計される
半導体集積回路装置に関するもので、その要点は、「配
線の中心線とヴィアコンタクトホールの中心線を一致さ
せる手段」を用いることにより、上記目的の達成を図っ
たことを骨子とする。
半導体集積回路装置に関するもので、その要点は、「配
線の中心線とヴィアコンタクトホールの中心線を一致さ
せる手段」を用いることにより、上記目的の達成を図っ
たことを骨子とする。
［発明の実施例］ 以下、本発明の実施例を図を参照して説明する。
（実施例１） 第１図〜第３図を参照して説明する。ここで、第１図は
本発明の実施例１に係る半導体集積回路装置のパターン
平面図、第２図は第１図を部分的に拡大したパターン平
面図、第３図は第２図のＸ−Ｘ線に沿うヴィアコンタク
トホール形成前の断面図である。なお、第１図は、点線
内領域Ａを除き他の実施例２についても同様である。
本発明の実施例１に係る半導体集積回路装置のパターン
平面図、第２図は第１図を部分的に拡大したパターン平
面図、第３図は第２図のＸ−Ｘ線に沿うヴィアコンタク
トホール形成前の断面図である。なお、第１図は、点線
内領域Ａを除き他の実施例２についても同様である。
図中の311、312、313…は、セル行である。これらセル
行31は、ビルディング・ブロック方式と呼ばれる複数の
単位セル32a、32b、32c…から構成されている。前記セ
ル311…間は、配線領域（チャネル領域）331、332…と
なっている。これら配線領域331、332…には、第１の金
属層としての第１層目のアルミ配線34a、34b、34cがセ
ル行方向に設けられている。これらのアルミ配線34a、3
4b、34cは上記単位セルへ電源を供給するための電源線
としても使用される。前記配線領域331、332及びセル行
には、入力として使用される多結晶シリコンからなる配
線層35a、35b、35c、出力として使用される第２の金属
層としての第２層目のアルミ配線36a、36bが、夫々セル
行311…と直交する方向に設けられている。ここで、前
記アルミ配線36a、36bは、セル行311…が設けられた領
域ではセル行31…を横切るスルー配線として用いられて
いる。なお、上記配線層35a…は半導体基板上に絶縁膜
を介して形成され、更にこの配線層35a…上には第１層
目のアルミ配線34a…、第２層目のアルミ配線36a…が順
次絶縁膜を介して形成されている。
行31は、ビルディング・ブロック方式と呼ばれる複数の
単位セル32a、32b、32c…から構成されている。前記セ
ル311…間は、配線領域（チャネル領域）331、332…と
なっている。これら配線領域331、332…には、第１の金
属層としての第１層目のアルミ配線34a、34b、34cがセ
ル行方向に設けられている。これらのアルミ配線34a、3
4b、34cは上記単位セルへ電源を供給するための電源線
としても使用される。前記配線領域331、332及びセル行
には、入力として使用される多結晶シリコンからなる配
線層35a、35b、35c、出力として使用される第２の金属
層としての第２層目のアルミ配線36a、36bが、夫々セル
行311…と直交する方向に設けられている。ここで、前
記アルミ配線36a、36bは、セル行311…が設けられた領
域ではセル行31…を横切るスルー配線として用いられて
いる。なお、上記配線層35a…は半導体基板上に絶縁膜
を介して形成され、更にこの配線層35a…上には第１層
目のアルミ配線34a…、第２層目のアルミ配線36a…が順
次絶縁膜を介して形成されている。
以下、第１図に基づき更に詳述する。単位セル32aを構
成するインバータ37の出力端は、図示しないコンタクト
ホールを介して第２層目のアルミ配線36aの一端に接続
される。このアルミ配線36aはセル行312上を通過し、配
線領域332においてその他端がヴィアコンタクトホール3
8を介して第１層目のアルミ配線34cの一端に接続されて
いる。上記ヴィアコンタクトホール38の下には、後記す
るように配線層35bが形成されている。前記アルミ配線3
4cの他端は、コンタクトホール39を介して配線層35cの
一端に接続されている。このアルミ配線34cの他端は、
単位セル32eの１アゲート40の一方の入力端に接続され
ている。従って、インバータ37の出力はアルミ配線36
a、34c及び配線層35cを介して１アゲート40の一方の入
力端に供給されることになる。
成するインバータ37の出力端は、図示しないコンタクト
ホールを介して第２層目のアルミ配線36aの一端に接続
される。このアルミ配線36aはセル行312上を通過し、配
線領域332においてその他端がヴィアコンタクトホール3
8を介して第１層目のアルミ配線34cの一端に接続されて
いる。上記ヴィアコンタクトホール38の下には、後記す
るように配線層35bが形成されている。前記アルミ配線3
4cの他端は、コンタクトホール39を介して配線層35cの
一端に接続されている。このアルミ配線34cの他端は、
単位セル32eの１アゲート40の一方の入力端に接続され
ている。従って、インバータ37の出力はアルミ配線36
a、34c及び配線層35cを介して１アゲート40の一方の入
力端に供給されることになる。
また、単位セル32cのインバータ41の出力端は、図示し
ないコンタクトホールによって第２層目のアルミ配線36
bに接続される。このアルミ配線36bの一端は、コンタク
トホール42を介して第１層目のアルミ配線34aの一端に
接続されている。このアルミ配線34aの他端は、コンタ
クトホール43を介して配線層35aの一端に接続されてい
る。この配線層35aの他端は単位セル32bのクロックドイ
ンバータ44の入力端に接続されている。一方、上記第２
層目のアルミ配線36bの他端は、コンタクトホール45を
介して第１層目のアルミ配線34bの一端に接続されてい
る。このアルミ配線34bの他端は、上記第２層目のアル
ミ配線36a下に絶縁膜を介して設けられるコンタクトホ
ール46を介して配線層35bの一端に接続されている。こ
の配線層35bは、上記ヴィアコンタクトホール38下を通
過し（絶縁膜を介して）しており、その他端が単位セル
32dのナンドゲート47の一方の入力端に接続されてい
る。従って、インバータ41の出力は、アルミ配線36b、3
4a及び配線層35を介してクロックドインバータ44の入力
端に供給されるとともに、アルミ配線36b、34b及び配線
層35bを介してナンドゲート47の一方の入力端に供給さ
れる。
ないコンタクトホールによって第２層目のアルミ配線36
bに接続される。このアルミ配線36bの一端は、コンタク
トホール42を介して第１層目のアルミ配線34aの一端に
接続されている。このアルミ配線34aの他端は、コンタ
クトホール43を介して配線層35aの一端に接続されてい
る。この配線層35aの他端は単位セル32bのクロックドイ
ンバータ44の入力端に接続されている。一方、上記第２
層目のアルミ配線36bの他端は、コンタクトホール45を
介して第１層目のアルミ配線34bの一端に接続されてい
る。このアルミ配線34bの他端は、上記第２層目のアル
ミ配線36a下に絶縁膜を介して設けられるコンタクトホ
ール46を介して配線層35bの一端に接続されている。こ
の配線層35bは、上記ヴィアコンタクトホール38下を通
過し（絶縁膜を介して）しており、その他端が単位セル
32dのナンドゲート47の一方の入力端に接続されてい
る。従って、インバータ41の出力は、アルミ配線36b、3
4a及び配線層35を介してクロックドインバータ44の入力
端に供給されるとともに、アルミ配線36b、34b及び配線
層35bを介してナンドゲート47の一方の入力端に供給さ
れる。
第２図及び第３図において、51は例えばシリコン基板で
ある。この基板51上には、シリコン酸化膜52を介して多
結晶シリコンからなる配線層35bが設けられている。こ
の配線層35bを含む酸化膜52上には、第１層目のアルミ
配線34cが第１のＣＶＤ膜531を介して設けられている。
このＣＶＤ膜531上には、第２のＣＶＤ膜532を介して第
２層目のアルミ配線36aが設けられている。即ち、実施
例１では、第２図及び第４図に示す如く、レジスト54を
用いて多結晶シリコンからなる配線層35bの中心線55と
ヴィアコンタクトホール（実線）38の中心線を合わせて
パターンレイアウトを行なった。その結果、レジスト平
行面に反射する光を最小に押えることができる。なお、
図中の56（一点鎖線）は、実際に形成されるヴィアコン
タクトホール形成予定部である。
ある。この基板51上には、シリコン酸化膜52を介して多
結晶シリコンからなる配線層35bが設けられている。こ
の配線層35bを含む酸化膜52上には、第１層目のアルミ
配線34cが第１のＣＶＤ膜531を介して設けられている。
このＣＶＤ膜531上には、第２のＣＶＤ膜532を介して第
２層目のアルミ配線36aが設けられている。即ち、実施
例１では、第２図及び第４図に示す如く、レジスト54を
用いて多結晶シリコンからなる配線層35bの中心線55と
ヴィアコンタクトホール（実線）38の中心線を合わせて
パターンレイアウトを行なった。その結果、レジスト平
行面に反射する光を最小に押えることができる。なお、
図中の56（一点鎖線）は、実際に形成されるヴィアコン
タクトホール形成予定部である。
従って、上記実施例によれば、配線層35bの中心線とヴ
ィアコンタクトホール38の中心線とを一致させてパター
ンレイアウトするため、配線層35b上周辺のレジストの
斜面で反射する光を最小に押さえ、設計値寸法に対し誤
差の少ないヴィアコンタクトホール38を形成できる。ま
た、従来の改良された半導体集積回路装置（第12図）の
場合と比べ、配線ピッチを小さくできるため、集積度を
著しく向上できる。
ィアコンタクトホール38の中心線とを一致させてパター
ンレイアウトするため、配線層35b上周辺のレジストの
斜面で反射する光を最小に押さえ、設計値寸法に対し誤
差の少ないヴィアコンタクトホール38を形成できる。ま
た、従来の改良された半導体集積回路装置（第12図）の
場合と比べ、配線ピッチを小さくできるため、集積度を
著しく向上できる。
また、第２図に示す如く、配線層35bの中心線55とヴィ
アコンタクトホール38の中心線とが一致した構造となっ
ているため、設計寸法に対し誤差の少ないヴィアコンタ
クトホール38を形成できるとともに、素子の集積度を向
上できる。
アコンタクトホール38の中心線とが一致した構造となっ
ているため、設計寸法に対し誤差の少ないヴィアコンタ
クトホール38を形成できるとともに、素子の集積度を向
上できる。
（実施例２） 第13図、第14図を参照して説明する。なお、第13図は第
１図の領域Ａに対応したパターーン平面図、第14図は第
13図のＸ−Ｘ線に沿うヴィアコンタクトホール形成前の
断面図である。即ち、実施例２では、ヴィアコンタクト
ホール38の中心線と多結晶シリコンからなる配線層71の
中心線を一致させるとともに、ヴィアコンタクトホール
38下の前記配線層71の幅をその他の領域の配線層71の幅
よりも広げた構造となっている。なお、配線層71の広が
り幅は、ヴィアコンタクトホール38の開口径よりも少し
大きくした。
１図の領域Ａに対応したパターーン平面図、第14図は第
13図のＸ−Ｘ線に沿うヴィアコンタクトホール形成前の
断面図である。即ち、実施例２では、ヴィアコンタクト
ホール38の中心線と多結晶シリコンからなる配線層71の
中心線を一致させるとともに、ヴィアコンタクトホール
38下の前記配線層71の幅をその他の領域の配線層71の幅
よりも広げた構造となっている。なお、配線層71の広が
り幅は、ヴィアコンタクトホール38の開口径よりも少し
大きくした。
従って、実施例２によれば、実施例１の場合と比べ一層
設計値寸法に対し誤差の少ないヴィアコンタクトホール
38を形成できる。また、実施例１と同様、素子の集積度
を著しく向上できる。
設計値寸法に対し誤差の少ないヴィアコンタクトホール
38を形成できる。また、実施例１と同様、素子の集積度
を著しく向上できる。
なお、上記実施例では、第１層目のアルミ配線が下層
（基板側）に、かつ第２層目のアルミ配線が上層（基板
と反対側）に設けられた場合について述べたが、これに
限定されず、例えば第16図に示す如く第１層目のアルミ
配線34′が上層に設けられ、かつ第２層目のアルミ配線
36′が下層に設けられた場合でも良い。
（基板側）に、かつ第２層目のアルミ配線が上層（基板
と反対側）に設けられた場合について述べたが、これに
限定されず、例えば第16図に示す如く第１層目のアルミ
配線34′が上層に設けられ、かつ第２層目のアルミ配線
36′が下層に設けられた場合でも良い。
また、上記実施例では、配線層がシリコン基板上にシリ
コン酸化膜を介して形成された多結晶シリコンからなる
配線層の場合について述べたが、これに限らない。例え
ば、第15図に示す如く、シリコン基板51の表面に拡散層
91を設けた構造のものでもよい。但し、この場合、拡散
層91上に対応するシリコン酸化膜92の部分は凹状とす
る。このにすれば、レジスト54面での光の反射はヴィア
コンタクトホールに対し内側へ向かうため、ヴィアコン
タクトホールの境界線での光が弱まり、ヴィアコンタク
トホールが設計値寸法よりも小さくなる。そこで、本発
明を適用すると、上記実施例と同様な効果を得ることが
できる。
コン酸化膜を介して形成された多結晶シリコンからなる
配線層の場合について述べたが、これに限らない。例え
ば、第15図に示す如く、シリコン基板51の表面に拡散層
91を設けた構造のものでもよい。但し、この場合、拡散
層91上に対応するシリコン酸化膜92の部分は凹状とす
る。このにすれば、レジスト54面での光の反射はヴィア
コンタクトホールに対し内側へ向かうため、ヴィアコン
タクトホールの境界線での光が弱まり、ヴィアコンタク
トホールが設計値寸法よりも小さくなる。そこで、本発
明を適用すると、上記実施例と同様な効果を得ることが
できる。
［発明の効果］ 以上詳述した如く本発明によれば、設計値寸法に対し誤
差の少ないヴィアコンタクトホールを形成するととも
に、素子の集積度を向上し得る半導体集積回路装置を提
供できるものである。
差の少ないヴィアコンタクトホールを形成するととも
に、素子の集積度を向上し得る半導体集積回路装置を提
供できるものである。
第１図は本発明の実施例１に係る半導体集積回路装置の
パターンレイアウト図、第２図は第１図を部分的に拡大
した半導体集積回路装置のパターン平面図、第３図は第
２図のＸ−Ｘ線に沿う断面図、第４図は第２図のＸ−Ｘ
線に沿うヴィアコンタクトホール形成前の断面図、第５
図は従来の半導体集積回路装置のパターンレイアウト
図、第６図は第５図の半導体集積回路装置の１個の単位
セルのパターン平面図、第７図はヴィアコンタクトホー
ル形成用のＰＥＰの感光時の半導体集積回路装置の断面
図、第８図は第７図に対応したパターン平面図、第９図
は従来技術の問題点を説明するための半導体集積回路装
置の断面図、第10図及び第11図は夫々従来の改良された
半導体集積回路装置のパターン平面図、第12図は第11図
のＸ−Ｘ線に沿う断面図、第13図は本発明の実施例２に
係る半導体集積回路装置の要部のパターン平面図、第14
図は第13図のＸ−Ｘ線に沿うヴィアコンタクトホール形
成前の断面図、第15図はシリコン基板表面に拡散層を形
成した場合の半導体集積回路装置の断面図、第16図は本
発明のその他の実施例に係る半導体集積回路装置のパタ
ーンレイアウト図である。 311，312，313……セル行、32a〜32e……単位セル、3
31，332……配線領域、34a〜34c……第１層目のアルミ
配線、35a〜35c，71……多結晶シリコンからなる配線
層、36a，36b……第２層目のアルミ配線、38……ヴィア
コンタクトホール、51……シリコン基板、52……シリコ
ン酸化膜、54……レジスト，91……拡散層。
パターンレイアウト図、第２図は第１図を部分的に拡大
した半導体集積回路装置のパターン平面図、第３図は第
２図のＸ−Ｘ線に沿う断面図、第４図は第２図のＸ−Ｘ
線に沿うヴィアコンタクトホール形成前の断面図、第５
図は従来の半導体集積回路装置のパターンレイアウト
図、第６図は第５図の半導体集積回路装置の１個の単位
セルのパターン平面図、第７図はヴィアコンタクトホー
ル形成用のＰＥＰの感光時の半導体集積回路装置の断面
図、第８図は第７図に対応したパターン平面図、第９図
は従来技術の問題点を説明するための半導体集積回路装
置の断面図、第10図及び第11図は夫々従来の改良された
半導体集積回路装置のパターン平面図、第12図は第11図
のＸ−Ｘ線に沿う断面図、第13図は本発明の実施例２に
係る半導体集積回路装置の要部のパターン平面図、第14
図は第13図のＸ−Ｘ線に沿うヴィアコンタクトホール形
成前の断面図、第15図はシリコン基板表面に拡散層を形
成した場合の半導体集積回路装置の断面図、第16図は本
発明のその他の実施例に係る半導体集積回路装置のパタ
ーンレイアウト図である。 311，312，313……セル行、32a〜32e……単位セル、3
31，332……配線領域、34a〜34c……第１層目のアルミ
配線、35a〜35c，71……多結晶シリコンからなる配線
層、36a，36b……第２層目のアルミ配線、38……ヴィア
コンタクトホール、51……シリコン基板、52……シリコ
ン酸化膜、54……レジスト，91……拡散層。
Claims (6)
- 【請求項１】半導体基板と、この基板上に設けられた配
線層と、この配線層上に第１の絶縁膜を介して設けられ
た第１の金属層と、この第１の金属層を含む第１の絶縁
膜上に第２の絶縁膜を介して設けられた第２の金属層
と、前記第１，第２の金属層を電気的に接続するヴィア
コンタクトホールとを具備し、前記ヴィアコンタクトホ
ールの中心線が前記配線層の中心線と一致するととも
に、前記ヴィアコンタクトホールの形成領域で前記配線
層と第１・第２の金属層とが電気的に絶縁状態にあるこ
とを特徴とする半導体集積回路装置。 - 【請求項２】配線層が多結晶シリコンからなることを特
徴とする特許請求の範囲第１項記載の半導体集積回路装
置。 - 【請求項３】配線層が半導体基板表面に設けられた拡散
層であることを特徴とする特許請求の範囲第１項記載の
半導体集積回路。 - 【請求項４】各種機能回路を収納した単位セルによって
形成した複数のセル行と、これらセル行間に配設された
配線領域と、この配線領域及び前記単位セル内に前記セ
ル行と直交して設けられ前記セル行の第１の単位セルに
電気的に接続する配線層と、同配線領域に前記セル行に
沿って設けられ前記セル行の上記単位セルとは別の第２
の単位セルに前記配線層を介して電気的に接続する第１
の金属層と、同配線領域及びセル行に該セル行と直交す
る方向に沿って設けられた第２の金属層と、同配線領域
に設けられ前記第１，第２の金属層を電気的に接続する
ヴィアコンタクトホールとを具備し、前記ヴィアコンタ
クトホールの中心線が前記配線層の中心線と一致すると
とに、前記ヴィアコンタクトホールの形成領域で前記配
線層と第１・第２の金属層とが電気的に絶縁状態にある
ことを特徴とする半導体集積回路装置。 - 【請求項５】配線層が多結晶シリコンからなることを特
徴とする特許請求の範囲第４項記載の半導体集積回路装
置。 - 【請求項６】配線層が半導体基板表面に設けられた拡散
層であることを特徴とする特許請求の範囲第４項記載の
半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59235192A JPH0644593B2 (ja) | 1984-11-09 | 1984-11-09 | 半導体集積回路装置 |
| EP85114225A EP0182222B1 (en) | 1984-11-09 | 1985-11-08 | Semiconductor integrated circuit device constructed by polycell technique |
| DE8585114225T DE3583113D1 (de) | 1984-11-09 | 1985-11-08 | Integrierte halbleiterschaltungsanordnung in polycell-technik. |
| US06/796,422 US4716452A (en) | 1984-11-09 | 1985-11-08 | Semiconductor integrated circuit device constructed by polycell technique |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59235192A JPH0644593B2 (ja) | 1984-11-09 | 1984-11-09 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61114551A JPS61114551A (ja) | 1986-06-02 |
| JPH0644593B2 true JPH0644593B2 (ja) | 1994-06-08 |
Family
ID=16982439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59235192A Expired - Lifetime JPH0644593B2 (ja) | 1984-11-09 | 1984-11-09 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4716452A (ja) |
| EP (1) | EP0182222B1 (ja) |
| JP (1) | JPH0644593B2 (ja) |
| DE (1) | DE3583113D1 (ja) |
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|---|---|---|---|---|
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| US4742019A (en) * | 1985-10-30 | 1988-05-03 | International Business Machines Corporation | Method for forming aligned interconnections between logic stages |
| JPH073840B2 (ja) * | 1987-08-31 | 1995-01-18 | 株式会社東芝 | 半導体集積回路 |
| US5014110A (en) * | 1988-06-03 | 1991-05-07 | Mitsubishi Denki Kabushiki Kaisha | Wiring structures for semiconductor memory device |
| US5124776A (en) * | 1989-03-14 | 1992-06-23 | Fujitsu Limited | Bipolar integrated circuit having a unit block structure |
| JPH04127452A (ja) * | 1989-06-30 | 1992-04-28 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
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| JPH04116951A (ja) * | 1990-09-07 | 1992-04-17 | Fujitsu Ltd | 半導体集積回路 |
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| DE4328474C2 (de) * | 1993-08-24 | 1996-09-12 | Gold Star Electronics | Mehrschichtverbindungsstruktur für eine Halbleitereinrichtung |
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| JPH10284605A (ja) * | 1997-04-08 | 1998-10-23 | Mitsubishi Electric Corp | 半導体集積回路およびセルベース方式によりレイアウト設計された半導体集積回路 |
| JP2000269339A (ja) | 1999-03-16 | 2000-09-29 | Toshiba Corp | 半導体集積回路装置とその配線配置方法 |
| JP4364226B2 (ja) * | 2006-09-21 | 2009-11-11 | 株式会社東芝 | 半導体集積回路 |
Family Cites Families (18)
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| JPS5816338B2 (ja) * | 1975-07-29 | 1983-03-30 | 株式会社東芝 | ハンドウタイソウチ |
| US4161662A (en) * | 1976-01-22 | 1979-07-17 | Motorola, Inc. | Standardized digital logic chip |
| JPS5387A (en) * | 1976-06-24 | 1978-01-05 | Toshiba Corp | Automatic design system |
| US4249193A (en) * | 1978-05-25 | 1981-02-03 | International Business Machines Corporation | LSI Semiconductor device and fabrication thereof |
| JPS5826178B2 (ja) * | 1979-11-30 | 1983-06-01 | 株式会社東芝 | 半導体装置 |
| JPS571253A (en) * | 1980-08-04 | 1982-01-06 | Nec Corp | Integrated circuit |
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| JPS57190343A (en) * | 1981-05-20 | 1982-11-22 | Hitachi Ltd | Semiconductor integrated circuit |
| JPS58139445A (ja) * | 1982-02-15 | 1983-08-18 | Nec Corp | 半導体集積回路装置 |
| JPS58219747A (ja) * | 1982-06-14 | 1983-12-21 | Nec Corp | マスタスライス型半導体装置 |
| JPS594138A (ja) * | 1982-06-30 | 1984-01-10 | Nec Corp | マスタスライス集積回路装置 |
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| JPS59138349A (ja) * | 1983-01-27 | 1984-08-08 | Nippon Telegr & Teleph Corp <Ntt> | 多層配線構造 |
| JPS59161049A (ja) * | 1983-03-04 | 1984-09-11 | Hitachi Micro Comput Eng Ltd | 多層配線部材とその製造方法 |
| JPS59188143A (ja) * | 1983-04-08 | 1984-10-25 | Hitachi Ltd | 多層配線部材およびその製造方法 |
-
1984
- 1984-11-09 JP JP59235192A patent/JPH0644593B2/ja not_active Expired - Lifetime
-
1985
- 1985-11-08 DE DE8585114225T patent/DE3583113D1/de not_active Expired - Lifetime
- 1985-11-08 US US06/796,422 patent/US4716452A/en not_active Expired - Lifetime
- 1985-11-08 EP EP85114225A patent/EP0182222B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0182222A2 (en) | 1986-05-28 |
| EP0182222B1 (en) | 1991-06-05 |
| EP0182222A3 (en) | 1987-05-27 |
| US4716452A (en) | 1987-12-29 |
| DE3583113D1 (de) | 1991-07-11 |
| JPS61114551A (ja) | 1986-06-02 |
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