JPH0433116A - マイクロコンピユータ - Google Patents
マイクロコンピユータInfo
- Publication number
- JPH0433116A JPH0433116A JP2139408A JP13940890A JPH0433116A JP H0433116 A JPH0433116 A JP H0433116A JP 2139408 A JP2139408 A JP 2139408A JP 13940890 A JP13940890 A JP 13940890A JP H0433116 A JPH0433116 A JP H0433116A
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- JP
- Japan
- Prior art keywords
- clock
- microcomputer
- circuit
- internal
- reset
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はリセット回路を有するマイクロコンピュータ
に関するものである。
に関するものである。
第４図は従来の外部クロック入力端子の構成を示したブ
ロック図で１図において、（１）はマイクロコンピュー
タ、（２）は外部発振子、（８）はリセット入力信号、
（４）は内部クロック発生回路、（Ａ）はマイクロコン
ピュータ（１）の電源、（Ｂ１は外部発振子（２）から
の入力信号、 ｐｌは内部クロック信号％ （Ｅ）はリ
セット入力信号である。
ロック図で１図において、（１）はマイクロコンピュー
タ、（２）は外部発振子、（８）はリセット入力信号、
（４）は内部クロック発生回路、（Ａ）はマイクロコン
ピュータ（１）の電源、（Ｂ１は外部発振子（２）から
の入力信号、 ｐｌは内部クロック信号％ （Ｅ）はリ
セット入力信号である。
第５図は第４図の回路の各信号波形図で、（Ａつはマイ
クロコンピュータ（１）の電源電圧の波形、（Ｂつは外
部発振子（２）からの入力クロック波形、 （Ｄつは
内部クロックの波形、（Ｅ’ｌはマイクロコンピュータ
（１）のリセット入力信号波形、（ｂ）はリセットホー
ルド時間、（ｅｌは外部発振子の安定待ち時間である。
クロコンピュータ（１）の電源電圧の波形、（Ｂつは外
部発振子（２）からの入力クロック波形、 （Ｄつは
内部クロックの波形、（Ｅ’ｌはマイクロコンピュータ
（１）のリセット入力信号波形、（ｂ）はリセットホー
ルド時間、（ｅｌは外部発振子の安定待ち時間である。
次に、動作について説明する。まず、マイクロコンピュ
ータ（１）の電源（Ａｌを立ち上げる（Ａつことにより
、外部発振子（２）が動作を開始する。第２図の波形（
Ｂつのように発振子（２）は電源立ち上げ直後は発振が
不安定であり、高調波発振をする場合や。
ータ（１）の電源（Ａｌを立ち上げる（Ａつことにより
、外部発振子（２）が動作を開始する。第２図の波形（
Ｂつのように発振子（２）は電源立ち上げ直後は発振が
不安定であり、高調波発振をする場合や。
あるいは超発振の起動までに時間を要する場合もあ＃）
、安定した発振が始まるまでには発振安定待ち時間（８
１が必要であシ、その期間の後、内部クロツク発生回路
（４）により内部クロック（Ｄつを発振させ、リセット
入力信号（８）をリセットホールド時間（ｂｌの間゛Ｌ
′にする（Ｅつことにより、マイクロコンピュータ（１
）は安定したリセット状態となる。
、安定した発振が始まるまでには発振安定待ち時間（８
１が必要であシ、その期間の後、内部クロツク発生回路
（４）により内部クロック（Ｄつを発振させ、リセット
入力信号（８）をリセットホールド時間（ｂｌの間゛Ｌ
′にする（Ｅつことにより、マイクロコンピュータ（１
）は安定したリセット状態となる。
従来のマイクロコンピュータは以上のように構成されて
いたので、内部回路がクロックにより制御されている為
、ダイナミック形の回路形式により構成される電源投入
時にリセットをかける場合でも、外部発振子による発振
が起動しクロックが入力されないと内部状態はリセット
状態とはならない。すなわち、電源投入後から外部発振
子の発振クロックが入力されるまでは内部の状態が不安
定となるという問題点があった。
いたので、内部回路がクロックにより制御されている為
、ダイナミック形の回路形式により構成される電源投入
時にリセットをかける場合でも、外部発振子による発振
が起動しクロックが入力されないと内部状態はリセット
状態とはならない。すなわち、電源投入後から外部発振
子の発振クロックが入力されるまでは内部の状態が不安
定となるという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、外部発振子からのクロックが入力されるのを
待たずに、内部の状態を安定したリセット状態にするマ
イクロコンピュータを得ることを目的とする。
たもので、外部発振子からのクロックが入力されるのを
待たずに、内部の状態を安定したリセット状態にするマ
イクロコンピュータを得ることを目的とする。
この発明に係るマイクロコンピユーｐＦｉｔ 内部発振
回路を設けることにより、電源立ち上げ時等に内部発振
回路からのクロック入力を利用し、外部発振子からのク
ロック入力を待たずに内部の回路を安定したリセット状
態にするものである。
回路を設けることにより、電源立ち上げ時等に内部発振
回路からのクロック入力を利用し、外部発振子からのク
ロック入力を待たずに内部の回路を安定したリセット状
態にするものである。
この発明における外部クロック入力端子は、電源立ち上
げ時等に外部発振子からのクロック人力を待たずに内部
の回路を安定したリセット状態にする。
げ時等に外部発振子からのクロック人力を待たずに内部
の回路を安定したリセット状態にする。
以下、この発明の一実施例を図について説明する。
第１図において、（１）はマイクロコンピュータ、（２
）は外部発振子、（８）はリセット入力信号、（４）は
内部クロック発生回路、（５）は内部発振回路、（６）
はクロック選択制御回路、（γ）はクロック選択回路、
（Ａ）はマイクイコンピュータ（１）の電源、（Ｂ）は
外部発振子（２）からの入力信号、（０）は内部発振回
路（６）からの信号、（Ｄ）は内部りσツク信号、（ｇ
ｌはリセット人力信号である。
）は外部発振子、（８）はリセット入力信号、（４）は
内部クロック発生回路、（５）は内部発振回路、（６）
はクロック選択制御回路、（γ）はクロック選択回路、
（Ａ）はマイクイコンピュータ（１）の電源、（Ｂ）は
外部発振子（２）からの入力信号、（０）は内部発振回
路（６）からの信号、（Ｄ）は内部りσツク信号、（ｇ
ｌはリセット人力信号である。
第２図及び第３図においてｓ （Ａつはマイクロコン
ピュータ（１）への電源電圧の波形、（Ｂ’）は外部発
振子（２）からの入力クロック波形、（Ｏ′）Ｆｉ内部
発振回路からのクロック波形、（Ｄつは内部クロックの
波形ｓ （Ｅつはマイクロコンピュータ（１）のリセ
ット入力信号波形、（ｂ）はリセットホールド時間、（
ｅ）は外部発振子の発振安定待ち時間、（ｆ）はリセッ
ト解除のタイミングである。
ピュータ（１）への電源電圧の波形、（Ｂ’）は外部発
振子（２）からの入力クロック波形、（Ｏ′）Ｆｉ内部
発振回路からのクロック波形、（Ｄつは内部クロックの
波形ｓ （Ｅつはマイクロコンピュータ（１）のリセ
ット入力信号波形、（ｂ）はリセットホールド時間、（
ｅ）は外部発振子の発振安定待ち時間、（ｆ）はリセッ
ト解除のタイミングである。
次に動作について説明する。まず、マイクロコンピュー
タ（１）の電源（Ａｌを立ち上げることにより、マイク
ロコンピュータ（１）内部の内部発振回路（６）及び外
部発振子（２）への通電が開始されて動作を開始する。
タ（１）の電源（Ａｌを立ち上げることにより、マイク
ロコンピュータ（１）内部の内部発振回路（６）及び外
部発振子（２）への通電が開始されて動作を開始する。
内部発振回路（５）はリングオシレータ等の様に発振開
始特性のよい回路形式とする。すなわち波形ｆＢｌと（
０）から判るように外部発振子（２）は内部発振回路（
６）に比べて発振安定待ち時間ｔｅ＋が必要であるが、
内部発振回路（６）は電源立ち上がり後すぐに発振を開
始することができる。そこで、電源立ち上げ後の一定期
間、又はある数のクロック入力の期間はクロック選択制
御回路（６）及びクロック選択回路（７）により、内部
発振回路をクロック源として選択してその内部クロック
ｆＤ＋とリセット人力信号（８）によりリセット信号ホ
ールド時間の後、マイクロコンピュータ（１）を安定し
たリセット状態にする。そして、リセット入力信号（８
）の人力をＨ′にすることにより、マイクロコンピュー
タ（１）はリセットが解除されるうその後、クロック選
択制御回路（６）及びクロック選択回路（γ）により外
部発振子（２）がクロック源として選択はれ、外部発振
子（２）から人力される信号（Ｂつにより内部クロック
発生回路（４）により作られた信号を内部クロックとし
てマイクロコンピュータ（１）へ供給し念後１通常なり
ロック速度での動作が可能な状態となる。
始特性のよい回路形式とする。すなわち波形ｆＢｌと（
０）から判るように外部発振子（２）は内部発振回路（
６）に比べて発振安定待ち時間ｔｅ＋が必要であるが、
内部発振回路（６）は電源立ち上がり後すぐに発振を開
始することができる。そこで、電源立ち上げ後の一定期
間、又はある数のクロック入力の期間はクロック選択制
御回路（６）及びクロック選択回路（７）により、内部
発振回路をクロック源として選択してその内部クロック
ｆＤ＋とリセット人力信号（８）によりリセット信号ホ
ールド時間の後、マイクロコンピュータ（１）を安定し
たリセット状態にする。そして、リセット入力信号（８
）の人力をＨ′にすることにより、マイクロコンピュー
タ（１）はリセットが解除されるうその後、クロック選
択制御回路（６）及びクロック選択回路（γ）により外
部発振子（２）がクロック源として選択はれ、外部発振
子（２）から人力される信号（Ｂつにより内部クロック
発生回路（４）により作られた信号を内部クロックとし
てマイクロコンピュータ（１）へ供給し念後１通常なり
ロック速度での動作が可能な状態となる。
また、第３図に示すように上記同様マイクロコンピュー
タ（１）の電源ｆＡｌを立ち上げることにより、マイク
ロコンピュータ（１）内部の内部発振回路（６）及び外
部発振子（２）が動作を開始する。電源立ち上げ後の一
定期間、又はある数のクロック人力する期間はクロック
選択制御回路（６）及びクロック選択回路（γ）により
内部発振回路をクロック源とし、外部発振子の発振安定
待ち時間後ただちに外部発振子をクロック源として選択
して、その内部クロック（Ｄ＋とリセット入力信号（８
）によりリセット信号ホールド時間の後、マイクロコン
ピュータ（１）を安定したリセット状態にする。そして
、リセット入力信号（８）の入力ｔ−１Ｈ′にすること
により、マイクロコンピュータ（１）はリセットが解除
でれ、ただちに通常のクロック速度での動作が可能な状
態となる。
タ（１）の電源ｆＡｌを立ち上げることにより、マイク
ロコンピュータ（１）内部の内部発振回路（６）及び外
部発振子（２）が動作を開始する。電源立ち上げ後の一
定期間、又はある数のクロック人力する期間はクロック
選択制御回路（６）及びクロック選択回路（γ）により
内部発振回路をクロック源とし、外部発振子の発振安定
待ち時間後ただちに外部発振子をクロック源として選択
して、その内部クロック（Ｄ＋とリセット入力信号（８
）によりリセット信号ホールド時間の後、マイクロコン
ピュータ（１）を安定したリセット状態にする。そして
、リセット入力信号（８）の入力ｔ−１Ｈ′にすること
により、マイクロコンピュータ（１）はリセットが解除
でれ、ただちに通常のクロック速度での動作が可能な状
態となる。
この第３図では信号Ｂ′は早期に不安定な発振を開始し
ているが、発振の起動以前の電圧レベルが一定のまま長
く停止している場合も同様である。
ているが、発振の起動以前の電圧レベルが一定のまま長
く停止している場合も同様である。
以上のようにこの発明によれば、電源立ち上げ後内部発
振回路からのクロック入力により、内部回路は外部発振
子の起動又は安定を待たずに安定したリセット状ｆｉＫ
なる。特に電源投入後、外部発振の開始以前にマイクロ
コンピュータの内部が安定した状態となり、さらに予期
できない電流等が流れる様なことが内部発振回路の起動
とほぼ同時に解消され、それらの問題を早期の段階で未
然に防ぐことができるという効果がある。
振回路からのクロック入力により、内部回路は外部発振
子の起動又は安定を待たずに安定したリセット状ｆｉＫ
なる。特に電源投入後、外部発振の開始以前にマイクロ
コンピュータの内部が安定した状態となり、さらに予期
できない電流等が流れる様なことが内部発振回路の起動
とほぼ同時に解消され、それらの問題を早期の段階で未
然に防ぐことができるという効果がある。
第１図はこの発明の一実施例である外部クロック入力端
子の構成を示したブロック図、第２図、及び第３図は第
１図の各信号波形図、第４図は従来の外部クロック入力
端子の構成を示したブロック図、第５図は第４図の各信
号波形図である。図において、（１）はマイクロコンピ
ュータ、（２）は外部発振子、（８）はリセット入力信
号、（４）は内部クロック発生回路、（６）は内部発振
回路、（６）はクロック選択制御回路、（γ）はクロッ
ク選択回路、体）はマイクロコンピュータ（１）の電源
、（Ｂ）は外部発振子からの入力信号、（０）は内部発
振回路からの信号、回は内部クロック信号、（Ｅ）はリ
セット入力信号を示す。 なお、図中、同一符号は同一 または相当部分を示す。
子の構成を示したブロック図、第２図、及び第３図は第
１図の各信号波形図、第４図は従来の外部クロック入力
端子の構成を示したブロック図、第５図は第４図の各信
号波形図である。図において、（１）はマイクロコンピ
ュータ、（２）は外部発振子、（８）はリセット入力信
号、（４）は内部クロック発生回路、（６）は内部発振
回路、（６）はクロック選択制御回路、（γ）はクロッ
ク選択回路、体）はマイクロコンピュータ（１）の電源
、（Ｂ）は外部発振子からの入力信号、（０）は内部発
振回路からの信号、回は内部クロック信号、（Ｅ）はリ
セット入力信号を示す。 なお、図中、同一符号は同一 または相当部分を示す。
Claims (1)
- 同一チップ上に内部発振手段、外部発振手段よりのクロ
ックを入力する入力端子、前記内部発振手段が発生する
と前記入力端子に入力されるクロックとを選択的に切り
替えうるクロック選択回路を有し、前記クロック選択回
路の出力を同期クロック源として動作するマイクロコン
ピュータにおいて、リセット信号が有効である期間に前
記内部発振回路の発生するクロックを前記クロック選択
回路を介して同期クロック源として供給されることを特
徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2139408A JPH0433116A (ja) | 1990-05-29 | 1990-05-29 | マイクロコンピユータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2139408A JPH0433116A (ja) | 1990-05-29 | 1990-05-29 | マイクロコンピユータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0433116A true JPH0433116A (ja) | 1992-02-04 |
Family
ID=15244555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2139408A Pending JPH0433116A (ja) | 1990-05-29 | 1990-05-29 | マイクロコンピユータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0433116A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5754081A (en) * | 1996-05-17 | 1998-05-19 | Mitsubishi Electric Semiconductor Software Co., Ltd. | Clock signal generation and test circuitry |
| JP2005309799A (ja) * | 2004-04-22 | 2005-11-04 | Nec Electronics Corp | フラッシュメモリ内蔵マイクロコンピュータ |
-
1990
- 1990-05-29 JP JP2139408A patent/JPH0433116A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5754081A (en) * | 1996-05-17 | 1998-05-19 | Mitsubishi Electric Semiconductor Software Co., Ltd. | Clock signal generation and test circuitry |
| JP2005309799A (ja) * | 2004-04-22 | 2005-11-04 | Nec Electronics Corp | フラッシュメモリ内蔵マイクロコンピュータ |
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