JPH0651860A - 発振安定時間保証回路 - Google Patents

Abstract

(57)【要約】 【目的】 カウンタのビット数を少なくすることで回路
規模を小さくするとともに、通常動作時の消費電力をも
減らすことのできる発振安定時間保証回路を提供するこ
と 【構成】 発振回路１からのＣＬＫを一方の入力端子に
入力し、他方の入力端子が所定のレベルのときにＣＬＫ
ＯＵＴを出力するヒステリシスの小さいシュミットＮＡ
ＮＤ１２と、ＣＬＫを一方の入力端子に入力し、他方の
入力端子が所定のレベルのときにＣＬＫが所定のヒステ
リシス幅になるとこれを出力するヒステリシスの大きい
シュミットＮＡＮＤ９と、このＮＡＮＤ９より第１のク
ロックを入力し、このクロックの計数値が所定の値にな
ったときにカウント出力を行うｎビットカウンタ１０
と、これらシュミットＮＡＮＤ９、１２の他方の入力端
子のいずれかを所定のレベルにする発振回路１の停止モ
ード信号を入力する制御回路１１とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は発振安定時間保証回路、
より具体的には発振回路とその発振安定時間を保証する
回路を持つＬＳＩ、特にストップモードを有するマイク
ロコンピュータ等に適用される発振安定時間保証回路に
関する。

【０００２】

【従来の技術】周知のように、近年、マイクロコンピュ
ータは様々な電子機器に利用されている。たとえば携帯
用の電子機器にこのようなマイクロコンピュータが組み
込まれた場合、なるべく消費電力が少なくなることが特
に望ましい。このため、マイクロコンピュータの非動作
状態（スタンバイ）時には、マイクロコンピュータへの
供給クロックを停止することにより、内部回路の動作を
停止して電力消費を少なくするストップモード（発振停
止モード）を有するマイクロコンピュータ等の技術が研
究されている。

【０００３】一方、マイクロコンピュータは、クロック
が不安定だと暴走する可能性があり、常に安定したクロ
ックを供給する必要がある。このため、たとえばＭＳＭ
６６２０１ユーザーズマニュアルには、スタンバイ時に
マイクロコンピュータへの供給クロックを停止し、これ
の解除後、発振が安定してからマイクロコンピュータに
クロックを供給する発振停止モードを持つマイクロコン
ピュータ等に適用される発振安定時間保証回路が開示さ
れている。

【０００４】図３は従来の発振安定時間保証回路を示し
たものである。同図に示すように発振安定時間保証回路
８は、波形整形用シュミットインバータ２、１６ビット
カウンタ３、フリップフロップ４、ＮＡＮＤゲート５、
インバータ６，７で構成されている。

【０００５】図４は、図３に示した発振安定時間保証回
路８の動作を示すタイミングチャートである。図４を用
いて従来技術の動作を説明する。ストップモードになる
と（Ａ−Ｂ間）、ＳＴＯＰ信号が論理“１”になり発振
回路１が停止するとともに、１６ビットカウンタ３およ
びフリップフロップ４がリセットされる。

【０００６】ストップモードを解除すると（Ｂ）、ＳＴ
ＯＰ信号が“０”になり、発振回路１が発振を開始し、
クロックＣＬＫを発振安定時間保証回路８に供給する。
発振回路１の出力波形ＣＬＫがシュミットインバータ２
のヒステリシス幅を越えると（Ｃ）、１６ビットカウン
タ３にクロックａが供給され、１６ビットカウンタ３が
パルスの計数を開始する。

【０００７】１６ビットカウンタ３は、発振回路１の発
振が安定するのに十分な時間を確保するために設けられ
たカウンタである。カウンタ３がカウントを始め、所定
の数のクロックａを計数すると、そのキャリィ出力ｂの
立下りエッジでフリップフロップ４のＱ出力Ｃが論理
“１”になり、ＮＡＮＤゲート５、インバータ６, ７を
通して安定したクロックＣＬＫＯＵＴが発振安定時間保
証回路８より出力される。

【０００８】このように、発振停止モードが解除後、発
振回路１が安定して再びクロックＣＬＫＯＵＴを出力で
きるまでのＢ−Ｄ間が発振安定を保証する時間となる。

【０００９】また、たとえば特開昭６１−２２８７２５
号公報には、集積回路装置としてこのような発振安定時
間保証回路の他の従来例が示されている。図５はこの従
来技術の回路図を示したものである。同図に示すように
この従来技術では、発振回路（ＯＳＣ）からの出力を直
接カウンタ７０が入力している。

【００１０】このため、この従来技術の場合には図３に
示した従来技術に比べ、Ｃ−Ｄ間が長くなり（Ｂ−Ｄ間
は同じ）、発振回路からのクロックが安定するまでカウ
ンタ７０は図３のカウンタ３に比べて多くのクロックを
計数する必要がある。したがって、この従来技術ではシ
ュミットインバータ２が無い分、図３よりもビット数の
多いカウンタを必要とする。

【００１１】

【発明が解決しようとする課題】このように従来の発振
安定時間保証回路では、たとえば１０ＭＨｚの水晶発振
回路で６．５ｍｓｅｃの発振安定時間を得ようとする
と、１６ビットカウンタまたはそれ以上のビット数のカ
ウンタを必要とし、回路規模が大きくなるという問題が
あった。たとえば、図３に示した従来技術において、シ
ュミットインバータ２のヒステリシス幅を広げることに
より発振波形の振幅が大きくなってからシュミットイン
バータ２の出力が得られるようにできる。

【００１２】このように発振波形の振幅が大きくなって
からシュミットインバータ２の出力が得られるようにな
れば、発振回路１の発振が比較的安定してからカウンタ
３でカウントできるので、カウンタのビット数を減らす
ことが可能となる。しかし、図３の回路構成で単にシュ
ミットインバータ２のヒステリシス幅を広げると、通常
動作時の消費電流が増加してしまうため、却って消費電
力を大きくするという結果になる。

【００１３】本発明はこのような従来技術の欠点を解消
し、カウンタのビット数を少なくすることで回路規模を
小さくするとともに、通常動作時の消費電力をも減らす
ことのできる発振安定時間保証回路を提供することを目
的とする。

【００１４】

【課題を解決するための手段】本発明は上述の課題を解
決するために、第１のクロックを出力する発振回路と、
この発振回路が停止後、再び出力された第１のクロック
が安定した後に第２のクロックを出力する発振回路の停
止モードを有する発振安定時間保証回路は、第１のクロ
ックを一方の入力端子に入力し、他方の入力端子が所定
のレベルのときに第２のクロックを出力するヒステリシ
スの小さい波形整形手段と、第１のクロックを一方の入
力端子に入力し、他方の入力端子が所定のレベルのとき
に第１のクロックが所定のヒステリシス幅になるとこの
第１のクロックを出力するヒステリシスの大きい発振安
定手段と、発振安定手段より第１のクロックを入力し、
このクロックの計数値が所定の値になったときにカウン
ト出力を行うとともに、停止モード時の停止信号により
リセットされる計数手段と、停止信号および計数手段の
カウント出力を入力し、これらに応じて波形整形手段の
他方の入力端子および発振安定手段の他方の入力端子の
いずれかを所定のレベルにする制御手段とを有する。

【００１５】このような発振安定時間保証回路におい
て、制御手段は停止モード信号を入力すると発振安定手
段の他方の入力端子を所定のレベルにするとともに、停
止モード解除後、計数手段からのカウント出力を入力す
ると波形整形手段の他方の入力端子を所定のレベルにす
る。

【００１６】

【作用】本発明によれば、ストップモード解除時はヒス
テリシス幅の大きい発振安定手段を用いるため、発振波
形の振幅が大きくなってから、すなわち発振が安定して
からカウントを始められる。

【００１７】

【実施例】次に添付図面を参照して本発明による発振安
定時間保証回路の実施例を詳細に説明する。

【００１８】図１は本発明による発振安定時間保証回路
の実施例を示す回路図である。本実施例における発振安
定時間保証回路１５は、発振停止信号であるＳＴＯＰ信
号の解除後、発振回路１からのクロックＣＬＫが十分安
定したのち、所定のクロックＣＬＫＯＵＴをマイクロコ
ンピュータなどのＬＳＩの内部回路に供給する回路であ
る。

【００１９】発振安定時間保証回路１５は、ヒステリシ
ス幅の異なる２つのシュミットＮＡＮＤ９，シュミット
ＮＡＮＤ１２と、ビット数の小さいｎビットカウンタ１
０と、ＮＡＮＤ９および１２の出力制御を行うフリップ
フロップ１１およびインバータ１３と、インバータ１４
により構成されている。

【００２０】水晶振動子（図示せず）などに接続される
発振回路１は、ＳＴＯＰ信号が論理“０”の通常動作時
に基本クロックを生成する回路である。発振回路１は、
ヒステリシス幅の大きいシュミットＮＡＮＤ９とヒステ
リシス幅の小さいシュミットＮＡＮＤ１２の一方の入力
端子に接続され、これらに基本クロックＣＬＫを出力す
る。シュミットＮＡＮＤ９の出力端子はｎビットカウン
タ１０（ｎ＜１６）のクロック入力端子に接続される。
なお、シュミットＮＡＮＤ９は発振回路１の発振安定用
に用いるシュミット回路であり、またシュミットＮＡＮ
Ｄ１２は波形整形用のシュミット回路である。

【００２１】ｎビットカウンタ１０は、ＳＴＯＰ信号に
よりリセットされるとともに、シュミットＮＡＮＤ９か
らのパルスを計数し、これが所定の値になったときにキ
ャリィ出力を行う計数回路である。ｎビットカウンタ１
０のキャリィ出力端子はリセット付フリップフロップ１
１のクロック入力端子に接続されている。

【００２２】リセット付フリップフロップ１１は、シュ
ミットＮＡＮＤ９および１２の出力制御を行う制御回路
である。フリップフロップ１１は、リセット端子ＲにＳ
ＴＯＰ信号を、Ｄ入力端子にＶＤＤをそれぞれ入力し、
通常動作時には出力端子Ｑより論理“１”の出力を、ま
た発振回路１の発振停止および発振安定保証時間には論
理“０”を出力端子Ｑより出力する。フリップフロップ
１１の出力端子ＱはシュミットＮＡＮＤ１２の他方の入
力端子とインバータ１３の入力端子に接続されている。

【００２３】インバータ１３は、出力端子Ｑの出力信号
を反転する回路であり、出力端子がＮＡＮＤ９の他方の
入力端子に接続されている。インバータ１３の反転制御
により、通常動作時にはＮＡＮＤ１２が選択され、発振
回路１の発振停止および発振安定保証時間にはシュミッ
トＮＡＮＤ９が選択される。

【００２４】また、シュミットＮＡＮＤ１２の出力端子
はインバータ１４の入力端子に接続され、インバータ１
４の出力端子より所定のクロックＣＬＫＯＵＴが発振安
定時間保証回路１５の出力としてマイクロプロセッサ等
の内部回路に供給される。

【００２５】図２は図１の実施例の動作を示すタイミン
グチャートである。図１および図２を用いて本実施例の
動作を説明する。

【００２６】通常動作時では発振回路１の出力ＣＬＫは
波形整形用のヒステリシス幅の小さいシュミットＮＡＮ
Ｄ１２とインバータ１４を通してクロックＣＬＫＯＵＴ
として出力される。

【００２７】ストップモードになり、符号Ｅに示すよう
にＳＴＯＰ信号が論理“１”になると、ｎビットカウン
タ１０とフリップフロップ１１がリセットされるととも
に、発振回路１の発振が停止する（Ｅ−Ｆ間）。これに
より、インバータ１４からのクロックＣＬＫＯＵＴが論
理“０”になり、クロックが停止する。

【００２８】ストップモードが解除され、符号Ｆで示す
ように再びＳＴＯＰ信号が“０”になると、発振回路１
は当初図２に示すような不安定な発振を開始する（Ｆ−
Ｇ間）。このとき、発振回路１のクロックＣＬＫはヒス
テリシス幅の大きいシュミットＮＡＮＤ９およびヒステ
リシス幅の小さいシュミットＮＡＮＤ１２に入力される
が、シュミットＮＡＮＤ１２はフリップフロップ１１の
出力端子Ｑからの出力ｆが論理“０”であるため、シュ
ミットＮＡＮＤ１２の出力は論理“１”を維持し、イン
バータ１４の出力ＣＬＫＯＵＴは論理“０”を維持す
る。

【００２９】一方、ヒステリシス幅の大きいシュミット
ＮＡＮＤ９は、インバータ１３の出力が論理“１”にな
るため、入力したクロックＣＬＫをｎビットカウンタ１
０に出力できる状態であるが、ヒステリシス幅が大きい
ため、発振が不安定でクロックＣＬＫの振幅が小さいＦ
−Ｇ間は、ｎビットカウンタ１０への出力は行われな
い。

【００３０】発振回路１の発振が安定し、クロックＣＬ
Ｋの振幅がシュミットＮＡＮＤ９のヒステリシス幅を越
えると、シュミットＮＡＮＤ９の出力ｄがｎビットカウ
ンタ１０に入力されカウントを始める。ｎビットカウン
タ１０がオーバーフローし、キャリィ出力ｅがカウント
出力されると、符号Ｈで示すように、その立下りでフリ
ップフロップ１１の出力端子Ｑから論理“１”の出力ｆ
がシュミット１２の他方の入力端子に出力される。これ
により、発振が安定した発振回路１のクロックＣＬＫ
は、波形整形用シュミットＮＡＮＤ１２とインバータ１
４を通してクロックＣＬＫＯＵＴとして出力される。

【００３１】発振安定を保証する時間（Ｆ−Ｈ間）を一
定とすると、シュミットＮＡＮＤ９のヒステリシス幅を
広くすることによりＦ−Ｇ間を長く設定できるため、Ｇ
−Ｈ間を短かく設定でき、従来技術で同じ発振安定時間
（Ｆ−Ｈ間）を得るのに１６ビットのカウンタが必要で
あるとすると、本発明ではｎビットカウンタ１０のビッ
ト数を１６ビット未満にできる。

【００３２】

【発明の効果】以上、詳細に説明したように本発明によ
れば、ストップモード解除時はヒステリシス幅の大きい
発振安定手段を用いるため、発振波形の振幅が大きくな
ってから、すなわち概ね発振が安定してからカウントを
始められる。したがって、カウントする時間を短かくで
きるので、カウンタのビット数が少ない計数手段を用い
ることができ、回路規模を小さくすることが可能とな
る。また本発明によれば、波形整形手段を発振安定保証
時間を考慮せずに、ヒステリシス幅の小さいシュミット
回路を選択できるため、通常動作時において消費電力を
従来より少なくすることができる。

【図面の簡単な説明】

【図１】本発明による発振安定時間保証回路の実施例を
示す回路図、

【図２】図１に示した本実施例における動作例を示すタ
イミングチャート、

【図３】従来技術における発振安定時間保証回路を示す
回路図、

【図４】図３の従来技術における動作を示すタイミング
チャート、

【図５】従来技術における発振安定時間保証回路の他の
例を示す回路図である。

【符号の説明】

１ 発振回路 ９，１２ シュミットＮＡＮＤ １０ ｎビットカウンタ １１ フリップフロップ １３，１４ インバータ １５ 発振安定時間保証回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１のクロックを出力する発振回路と、
   この発振回路が停止後、再び出力された前記第１のクロ
   ックが安定した後に第２のクロックを出力する前記発振
   回路の停止モードを有する発振安定時間保証回路におい
   て、 前記第１のクロックを一方の入力端子に入力し、他方の
   入力端子が所定のレベルのときに前記第２のクロックを
   出力するヒステリシスの小さい波形整形手段と、 前記第１のクロックを一方の入力端子に入力し、他方の
   入力端子が所定のレベルのときに前記第１のクロックが
   所定のヒステリシス幅になるとこの第１のクロックを出
   力するヒステリシスの大きい発振安定手段と、 前記発振安定手段より第１のクロックを入力し、このク
   ロックの計数値が所定の値になったときにカウント出力
   を行うとともに、前記停止モード時の停止信号によりリ
   セットされる計数手段と、 前記停止信号および前記計数手段のカウント出力を入力
   し、これらに応じて前記波形整形手段の他方の入力端子
   および前記発振安定手段の他方の入力端子のいずれかを
   前記所定のレベルにする制御手段とを有し、 前記制御手段は前記停止モード信号を入力すると前記発
   振安定手段の他方の入力端子を前記所定のレベルにする
   とともに、前記停止モード解除後、前記計数手段からの
   カウント出力を入力すると前記波形整形手段の他方の入
   力端子を前記所定のレベルにすることを特徴とする発振
   安定時間保証回路。