JPH04331521A

JPH04331521A - ディジタル通信処理装置

Info

Publication number: JPH04331521A
Application number: JP3101549A
Authority: JP
Inventors: Kenji Narita; 成田　健治; Kenichi Hashimoto; 健一橋本; Ikuo Taniguchi; 谷口　郁夫
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-05-07
Filing date: 1991-05-07
Publication date: 1992-11-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のユニットから構
成され、少なくとも１つのユニットから他のユニットへ
処理対象のデータの転送が行われるディジタル通信処理
装置に関し、特に、これらの複数のユニットにおける処
理動作のタイミングを与えるクロックの発生および供給
に関するものである。

【０００２】ディジタル通信の分野においては、ＡＴＭ
（非同期転送モード）の導入等に伴い、高機能化、大容
量化（画像通信、ＩＳＤＮ等）、および、高信頼化（例
えば、計算機データの転送等に関するエラーフリー、無
瞬断化等）が図られつつある。特に、ディジタル通信シ
ステムにおいて使用される通信処理装置内では、各装置
内のあるユニットから他のユニットへと処理対象のデー
タを正常に転送することができるように、装置内の各ユ
ニットに対してデータの転送のタイミングを与えるクロ
ックを与える必要がある。ところで、上記の高信頼化の
ために、従来、クロックの供給系も二重化されており、
クロック供給の制御および構成が複雑化している。

【０００３】

【従来の技術】図７は、従来提案されている、ディジタ
ル通信処理装置、例えば、ＡＴＭ網に使用されるディジ
タル伝送装置の概略構成、特に、装置内の各部（ユニッ
ト）へのクロック供給のための構成を示すものである。図７において、３０および３４は０系のインターフェイ
スユニット、３１および３５は１系のインターフェイス
ユニット、３２は０系の信号処理ユニット、３３は１系
の信号処理ユニット、３６は０系の共通クロック供給ユ
ニット、そして、３７は１系の共通クロック供給ユニッ
トである。図７に示されるように、インターフェイスお
よび信号処理系が、０系および１系として二重化されて
いるのに加えて、０系の共通クロック供給ユニット３６
、および、１系の共通クロック供給ユニット３７から、
０系および１系の２種類のクロックが装置内各ユニット
に供給され、各ユニットにおいては、図示しないクロッ
ク切替え制御部からの共通の切替え制御の下に、これら
のクロックのうち、該制御により指定された一方を選択
して各ユニットの処理に使用する。もし、何れかのユニ
ットにおいて使用中のクロック（例えば、０系のクロッ
ク）に異常が検出された場合には、この異常をアラーム
として通知された上記のクロック切替え制御部は、装置
内の全てのユニットに対して、選択するクロックを他方
の系のクロックに切り換えるように制御する。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
比較的低速の同期通信網においては、装置内で転送する
信号の速度が小さかったため、上記のように、装置内の
全てのユニットに対して共通のクロックを供給する構成
が可能であったが、ＡＴＭ網の伝送装置等におけるよう
に、装置内で転送する信号の速度が大きくなると、共通
のクロックを装置内の各ユニットに分配する際のクロッ
クの遅延時間が問題になり、更に、１つのユニットにお
けるクロックの異常検出に対応して、装置内の全てのユ
ニットのクロックを切り換える必要があることにより、
１つのユニットにおけるクロックの異常のために、異常
が検出されない他のユニットにも切替えの際のデータの
瞬断等を発生するという問題がある。

【０００５】また、図７に示されるように、各ユニット
は、二重化された冗長構成となっているが、共通のクロ
ック系に二重障害が発生した場合には、これら冗長構成
の利点も生かされないという問題がある。本発明は、複
数のユニットから構成されるディジタル通信処理装置に
おいて、１つのユニットにおけるクロック異常が他のユ
ニットに影響を及ぼさず、クロック供給のパスが短く、
したがって、クロックの遅延時間が小さく、各ユニット
が冗長構成となっている場合に、その冗長構成の利点が
生かされるようなクロック供給のための構成を有するデ
ィジタル通信処理装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】図１は本発明の第１の形
態による、複数のユニットから構成され、少なくとも１
つのユニットから他のユニットへ処理対象のデータの転
送が行われるディジタル通信処理装置内の、あるユニッ
ト１′から転送されたデータを受信して、このデータを
処理するもう１つのユニット１の構成を示すものである
。

【０００７】図１において、ユニット１は、クロック発
生回路２、クロック乗換回路３、および、信号処理回路
４を有する。クロック発生回路２は、当該ユニット内部
に設けられ、当該ユニット内における信号処理に用いら
れる自ユニット内クロックを発生する。クロック乗換回
路３は、上記のユニット１′から転送されたデータを受
信して、該データを上記の自ユニット内クロックに同期
させる。

【０００８】信号処理回路４は、上記の自ユニット内ク
ロックに同期させられたデータを入力して、該自ユニッ
ト内クロックに同期して処理を行う。図２は、本発明の
第２の形態の構成を示すものである。本発明の第２の形
態は、上記の本発明の第１の形態におけるクロック乗換
回路３のための１つの構成を提供するものである。

【０００９】図２において、２は図１のクロック発生回
路、５はデータ書込み手段、６はデータ読出し手段、７
は読出しタイミング発生手段、９は無効データ検出手段
、そして、１０は、読出しタイミング修正手段である。データ書込み手段５は、図１のユニット１′から転送さ
れた入力データを、このデータに同期するクロックのタ
イミングで書き込む。

【００１０】読出しタイミング発生手段７は、前記自ユ
ニット内クロックに同期して、上記のデータ読み出し手
段６が上記の書き込まれたデータを読み出すタイミング
を発生する。データ読出し手段６は、読出しタイミング
発生手段７が与えるタイミングで、データ書込み手段５
に書き込まれたデータを読み出して出力データとして出
力する。

【００１１】読出しタイミング修正手段１０は、データ
書込み手段５におけるデータ書き込みのタイミングと、
読み出しタイミング発生手段７における読出しのタイミ
ングとを比較監視し、読み出しタイミング発生手段７に
おける読出しのタイミング（位相）が、データ書込み手
段５におけるデータ書き込みのタイミング（位相）に対
して所定の位相量シフトしていることを検出すると、読
み出しタイミング発生手段７をリセットする。

【００１２】読出しタイミング発生手段７は、上記のリ
セットによって、読み出しタイミング発生手段７におけ
る読出しのタイミング（位相）を所定の位相に戻す。更
に、付加的な構成として、無効データ検出手段９は、ユ
ニット１′から受信するデータの中に無効データが含ま
れるような場合には、データ読出し手段６の出力に無効
データが含まれるタイミングを検出する。この場合は、
読出しタイミング修正手段１０は、上記の所定の位相量
シフトしていることを検出し、更に、無効データが含ま
れるタイミングであることが検出されたときにのみ、上
記のリセット動作を行う。したがって、この場合は、読
出しタイミングの位相のリセットは、有効なデータの受
信中には行われない。

【００１３】

【作用】図１に示されるように、本発明のディジタル通
信処理装置によれば、当該装置内の他のユニットから転
送されたデータを受信するユニットは、各々、自らの内
部に、それぞれ固有の発振器を有して自らのユニット内
でクロックを発生し、自ユニット内の信号処理は、信号
処理回路４において、自ユニット内で発生したクロック
に同期して行う。上記の他のユニットから転送されたデ
ータは、先ず、クロック乗換回路３において、自ユニッ
トのクロックに同期させた後に、上記の信号処理回路４
に供給する。

【００１４】したがって、１つのユニットにおけるクロ
ック異常が他のユニットに影響を及ぼさず、クロック供
給のパスが短く、したがって、クロックの遅延時間が小
さく、各ユニットが冗長構成となっている場合に、その
冗長構成の利点が生かされる。また、図２の構成のクロ
ック乗換手段３によれば、図１のユニット１′から転送
された入力データは、このデータに同期するクロックの
タイミングで、データ書込み手段５に書き込まれる。デ
ータ読出し手段６は、読出しタイミング発生手段７が与
えるタイミングで、データ書込み手段５に書き込まれた
データを読み出して出力データとして出力するが、この
読み出しのタイミングは、図１のクロック発生回路２が
発生するものである。ここで、読出しタイミング修正手
段１０は、データ書込み手段５におけるデータ書き込み
のタイミングと、読み出しタイミング発生手段７におけ
る読出しのタイミングとを比較監視しており、読み出し
タイミング発生手段７における読出しのタイミング（位
相）が、データ書込み手段５におけるデータ書き込みの
タイミング（位相）に対して所定の位相量シフトしてい
ることを検出すると、読み出しタイミング発生手段７を
リセットして、読み出しタイミング発生手段７における
読出しのタイミング（位相）を所定の位相に戻す。

【００１５】更に、ユニット１′から受信するデータの
中に無効データが含まれるような場合には、無効データ
検出手段９は、データ読出し手段６の出力（出力データ
）に無効データが含まれるタイミングを検出する。この
場合は、読出しタイミング修正手段１０は、上記の所定
の位相量シフトしていることを検出し、更に、無効デー
タが含まれるタイミングであることが検出されたときに
のみ、上記のリセット動作を行う。したがって、この場
合は、読出しタイミングの位相のリセットは、有効なデ
ータの受信中には行われないので、データエラーを発生
することはない。

【００１６】

【実施例】図３は、本発明の実施例における、クロック
乗換のための構成の概略を示す図である。図３の構成は
、前述の図１の構成における、クロック乗換回路３の構
成の１例である。図３において、１１Ａ〜１１Ｄおよび
１３は、フリップフロップ回路、１２はセレクタ、１４
は書込み制御回路、そして、１５は読出し制御回路であ
る。

【００１７】フリップフロップ回路１１Ａ〜１１Ｄのデ
ータ入力端子には、シリアルなデータ入力線がバス接続
されている。このデータ入力線には、当該ディジタル通
信処理装置内の他のユニットからシリアルにデータが転
送されてくる。書込み制御回路１４には、入力クロック
が供給されている。入力クロックは、上記の他のユニッ
トから上記のシリアルなデータと共に供給される、該デ
ータと同期するクロックである。書込み制御回路１４は
、この入力クロックを４分周して、上記のフリップフロ
ップ回路１１Ａ〜１１Ｄのクロック入力端子に書込み制
御信号（ラッチパルス）として供給する。尚、これらの
書込み制御信号（ラッチパルス）の位相は、上記のシリ
アルなデータ入力の各ビットが、上記の入力クロックに
同期して、フリップフロップ回路１１Ａ〜１１Ｄに循環
的に書き込まれるように制御される（図４参照）。更に
、書込み制御回路１４は、後述する、書込みのタイミン
グと読出しのタイミングとの位相比較（監視）のために
、上記の書込み制御信号（ラッチパルス）のうちの１つ
（例えば、フリップフロップ回路１１Ｂに印加される書
込み制御信号（ラッチパルス））を、入力データの位相
情報として読出し制御回路１５に供給する。

【００１８】セレクタ１２は、上記のフリップフロップ
回路１１Ａ〜１１Ｄの出力を受けて、読出し制御回路１
５が供給する選択制御情報に従ってフリップフロップ回
路１１Ａ〜１１Ｄの出力のうち１つを選択してフリップ
フロップ回路１３のデータ入力端子に印加する。読出し
制御回路１５は、図１のクロック発生回路２からの自ユ
ニット内クロックに同期して、上記のフリップフロップ
回路１１Ａ〜１１Ｄの出力を循環的に選択するように上
記の選択制御情報を与える。フリップフロップ回路１３
のクロック入力端子には、図１のクロック発生回路２か
らの自ユニット内クロックが印加される。すなわち、セ
レクタ１２にて選択されたデータは、自ユニット内クロ
ックの立ち上がりに同期して読み出される。

【００１９】以上の動作のタイミングの１例は、図４に
示される。図５は、上記の読出し制御回路１５の構成の
１例を示すものである。図５において、２は、図１のク
ロック発生回路２、１２は図３のセレクタ１２である。図５において、２１はカウンタ、２２はデコーダ、そし
て、２３はＡＮＤ回路である。カウンタ２１は、クロッ
ク発生回路２が発生する自ユニット内クロックに同期し
て図３のフリップフロップ回路１１Ａ〜１１Ｄの出力を
循環的に選択するような循環的な数を出力する。このカ
ウンタ２１の出力は、デコーダ２２に印加され、デコー
ダ２２は、上記の循環的な数に対応して、フリップフロ
ップ回路１１Ａ〜１１Ｄの出力を循環的に選択するよう
な選択制御情報を出力する。デコーダ２２は、更に、上
記の循環の周期で、書込みのタイミングと読出しのタイ
ミングとの位相比較（監視）のために使用するウインド
ウパルスを出力する。このウインドウパルスは、自ユニ
ット内クロックにより発生される上記の選択制御情報の
位相を代表して示すものであって、例えば、上記のフリ
ップフロップ回路１１Ａ〜１１Ｄの出力のうち１つを選
択する選択制御情報に等しいものであってもよい。

【００２０】このウインドウパルス、前記書込み制御回
路１４から入力データの位相情報として供給される書込
み制御信号（ラッチパルス）のうちの１つ、そして、こ
の例では、更に、そのときにセレクタ１２から出力され
ているデータが有効か無効かを示すデータイネーブル信
号を反転したものがＡＮＤ回路２３に印加される。ＡＮ
Ｄ回路２３の出力は、カウンタ２１のリセット端子に印
加され、ＡＮＤ回路２３の出力が有効なとき、カウンタ
２１の出力は、所定のプリセット値にリセットされる。

【００２１】もし、当該ユニット１内の自ユニット内ク
ロックの周波数が当該ユニットにデータを転送する他の
ユニット１′から与えられる上記の入力クロックの周波
数より幾らか高いとすると、上記のウインドウパルスの
位相は、上記の入力データの位相情報としての書込み制
御信号の位相に対して相対的に少しづつ進み、ついには
、未だ、書き込みが完了しないフリップフロップ回路の
データを選択して読み出そうとする危険がある。

【００２２】ここで、上記のウインドウパルスを、例え
ば、図４を参照して、図４に「セレクタ選択“Ｃ”」で
示される、フリップフロップ回路１１Ｃの出力を選択す
るデコーダ２２の出力に等しくとると仮定し、書込み制
御回路１４から入力データの位相情報として供給される
書込み制御信号を、図４に「ＦＦ−Ｂラッチパルス」と
して示されるフリップフロップ回路１１Ｂのデータ書き
込みタイミングを与えるものと仮定する。もし、上記の
ウインドウパルス「セレクタ選択“Ｃ”」の位相が相対
的に進んで、書込み制御信号「ＦＦ−Ｂラッチパルス」
と重なる位置になると、更に、もし、このとき、上記の
データイネーブル信号が無効であるならば、ＡＮＤ回路
２３の出力は有効となってカウンタ２１をリセットする
。上記のカウンタプリセット値が「セレクタ選択“Ａ”
」に対応するものであるとすると、このリセットによっ
て、カウンタ２１の出力の位相、したがって、デコーダ
２２の出力の位相は、直ちに、図４に示されるような正
常な位相に復帰する。すなわち、上記の位相の相対的な
進みが修正される。逆に、デコーダ２２の出力の位相が
相対的に遅れた場合も同様にである。

【００２３】なお、図５の例では、図３の構成において
、入力データに平行して、そのデータが有効かどうかを
示すデータイネーブル信号が各フリップフロップ回路１
１Ａ〜１１Ｄに入力される。したがって、各フリップフ
ロップ回路は、入力データとデータイネーブル信号との
２ビットのデータを同時にホールドするものと仮定され
ている。また、これに応じて、セレクタ１２も、各フリ
ップフロップ回路１１Ａ〜１１Ｄの出力をこの様な対で
選択するものと仮定されている。

【００２４】このように、装置内を転送されるデータと
共に、そのデータが有効かどうかを示すデータイネーブ
ル信号を転送することは、ＡＴＭのディジタル通信シス
テムにおいて使用される伝送装置内で提案されている技
術である。ＡＴＭのディジタル通信システムにおいて使
用される伝送装置は、装置のデータ入出力端にインター
フェイスユニットが設けられ、その内部に多重化ユニッ
トやクロスコネクトユニットが設けられている。ＡＴＭ
においては、ディジタル通信処理装置間では、図６に示
されるようなフォーマットのセル単位で信号が伝送され
る。装置の外部からは、伝送路を介して、図６に示され
るようなフォーマットのセル単位で信号が入力される。このうち、図６の５バイトのヘッダ部分は、上記のイン
ターフェイスユニットにて分離され、装置内の複数のユ
ニット間を転送されるのは、４８バイトの情報フィール
ド部分である。特に、ＡＴＭにおいては、伝送すべきデ
ータがないときには空のセルが伝送されるが、このとき
の情報フィールド部分のデータは無効である。空のセル
であるかどうかは、例えば、図６のＶＰＩで示される１
２ビットの領域がオール０であることにより示される。インターフェイスユニットは、オール０のＶＰＩをパタ
ーン比較によって検出すると、そのセルの情報フィール
ド部分のデータを次のユニットに転送する際には、その
データに平行して出力するデータイネーブル信号を無効
にする。したがって、この無効なデータが通過している
間は、装置内の各ユニットにおいては、上記のように読
み出しタイミングの位相が書込みタイミングに対して相
対的にずれたときには、その位相をリセットして正常な
状態に戻すことができる。

【００２５】

【発明の効果】以上説明したように、本発明のディジタ
ル通信処理装置によれば、装置内野各ユニット毎にクロ
ック発生回路を有するので、１つのユニットにおけるク
ロック異常が他のユニットに影響を及ぼさず、クロック
供給のパスが短く、したがって、クロックの遅延時間が
小さく、更に、各ユニットが冗長構成となっている場合
に、その冗長構成の利点が生かされる。また、ユニット
間でクロックの位相差をクロック乗換回路によって吸収
、あるいは調整することができる。

【図面の簡単な説明】

【図１】本発明の第１の形態の基本構成を示す図である
。

【図２】本発明の第２の形態の基本構成を示す図である
。

【図３】本発明の実施例における、クロック乗換のため
の構成の概略を示す図である。

【図４】図３の構成のタイミングを示す図である。

【図５】図３の読出し制御回路の構成例を示す図である
。

【図６】ＡＴＭにおけるセルのフォーマットを示す図で
ある。

【図７】図７は、従来提案されている、ディジタル通信
処理装置、例えば、ＡＴＭ網に使用されるディジタル伝
送装置の概略構成、特に、装置内の各部（ユニット）へ
のクロック供給のための構成を示す図である。

【符号の説明】

１，１′…装置内ユニット２…クロック発生回路３…クロック乗換回路４…信号処理回路５…データ書込み手段６…データ書込み手段７…読出しタイミング発生手段８…ユニット内タイミング発生手段９…無効データ検出手段１０…読出しタイミング修正手段１１Ａ〜１１Ｄ…フリップフロップ回路１２…セレクタ１３…フリップフロップ回路１４…書込み制御回路１５…読出し制御回路２１…カウンタ２２…デコーダ２３…ＡＮＤ回路

Claims

【特許請求の範囲】

【請求項１】　　複数のユニット（１，１′）から構成
され、少なくとも１つのユニット（１）が他のユニット
（１′）から、処理対象のデータの転送を受けるディジ
タル通信処理装置において、前記少なくとも１つのユニ
ット（１）は、各々、当該ユニット内における信号処理
に用いられる自ユニット内クロックを発生するクロック
発生回路（２）と、前記ユニット（１′）から転送され
たデータを受信して、該データを前記自ユニット内クロ
ックに同期させるクロック乗換回路（３）と、前記自ユ
ニット内クロックに同期させられたデータを入力して、
該自ユニット内クロックに同期して処理を行う信号処理
回路（４）とを有することを特徴とするディジタル通信
処理装置。
【請求項２】　　前記クロック乗換回路（３）は、前記
他のユニット（１′）から転送された入力データを、こ
のデータに同期するクロックのタイミングで書き込むデ
ータ書込み手段（５）と、前記自ユニット内クロックに
同期して、前記データ読み出し手段（６）が前記書き込
まれたデータを読み出すタイミングを発生する読出しタ
イミング発生手段（７）と、前記読出しタイミング発生
手段（７）が与えるタイミングで、前記データ書込み手
段（５）に書き込まれたデータを読み出して出力データ
として出力するデータ読出し手段（６）と、前記データ
書込み手段（５）におけるデータ書き込みのタイミング
と、前記読み出しタイミング発生手段（７）における読
出しのタイミングとを比較監視し、前記読み出しタイミ
ング発生手段（７）における読出しのタイミング（位相
）が、前記データ書込み手段（５）におけるデータ書き
込みのタイミング（位相）に対して所定の位相量シフト
していることを検出すると、前記読み出しタイミング発
生手段（７）をリセットする読出しタイミング修正手段
（１０）とを有し、前記読出しタイミング発生手段（７
）は、前記リセットによって、前記読み出しタイミング
発生手段（７）における読出しのタイミング（位相）を
所定の位相に戻す請求項１に記載のディジタル通信処理
装置。
【請求項３】　　請求項２に記載のクロック乗換回路。
【請求項４】　　前記他のユニット（１′）から受信す
るデータの中に無効データが含まれるような場合には、
前記データ読出し手段（６）の出力に無効データが含ま
れるタイミングを検出する無効データ検出手段（９）を
有し、前記読出しタイミング修正手段（１０）は、前記
所定の位相量シフトしていることを検出し、更に、無効
データが含まれるタイミングであることが検出されたと
きにのみ、前記リセット動作を行う請求項２に記載のデ
ィジタル通信処理装置。
【請求項５】　　請求項４に記載のクロック乗換回路。