JPH04333152A - アドレス発生回路 - Google Patents
アドレス発生回路Info
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- JPH04333152A JPH04333152A JP13190891A JP13190891A JPH04333152A JP H04333152 A JPH04333152 A JP H04333152A JP 13190891 A JP13190891 A JP 13190891A JP 13190891 A JP13190891 A JP 13190891A JP H04333152 A JPH04333152 A JP H04333152A
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- JP
- Japan
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- output
- data
- gate
- full adder
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- Pending
Links
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- ZYHQYSIVGCZMNM-UHFFFAOYSA-N 4-(2-hydroxyethylsulfonyloxy)butyl 2-hydroxyethanesulfonate Chemical compound OCCS(=O)(=O)OCCCCOS(=O)(=O)CCO ZYHQYSIVGCZMNM-UHFFFAOYSA-N 0.000 description 4
- 101100406317 Arabidopsis thaliana BCE2 gene Proteins 0.000 description 4
- 101100063437 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) DIN7 gene Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 101150022075 ADR1 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明はアドレス発生回路に関し、特にデ
ィジタル通信機器に用いられるアドレス発生回路に関す
る。
ィジタル通信機器に用いられるアドレス発生回路に関す
る。
【０００２】
【従来技術】従来、この種のアドレス発生回路において
は、図３に示すようにＲＯＭ（リードオンリメモリ）７
に予め書込んであるアドレス列を読出すことによって、
ＲＯＭ７の入力端子Ｄ３ 〜Ｄ０ に入力された入力デ
ータ（ＤＩＮ３〜ＤＩＮ０）を、出力端子Ｏ５ 〜Ｏ０
から出力される特定のアドレス列（ＯＡＤＲ５ 〜Ｏ
ＡＤＲ０ ）に変換していた。 たとえば、入力データ１０進｛１，２，３，……，１５
，１６｝をアドレス列１０進｛４，７，１１，……，５
６，６０｝に変換する場合、アドレス列１０進｛４，７
，１１，……，５６，６０｝をＲＯＭ７に予め書込んで
いた。
は、図３に示すようにＲＯＭ（リードオンリメモリ）７
に予め書込んであるアドレス列を読出すことによって、
ＲＯＭ７の入力端子Ｄ３ 〜Ｄ０ に入力された入力デ
ータ（ＤＩＮ３〜ＤＩＮ０）を、出力端子Ｏ５ 〜Ｏ０
から出力される特定のアドレス列（ＯＡＤＲ５ 〜Ｏ
ＡＤＲ０ ）に変換していた。 たとえば、入力データ１０進｛１，２，３，……，１５
，１６｝をアドレス列１０進｛４，７，１１，……，５
６，６０｝に変換する場合、アドレス列１０進｛４，７
，１１，……，５６，６０｝をＲＯＭ７に予め書込んで
いた。
【０００３】このような従来のアドレス発生回路では、
ＲＯＭ７に予め書込んであるアドレス列を読出すことに
よって、入力データ（ＤＩＮ３〜ＤＩＮ０）を特定のア
ドレス列（ＯＡＤＲ５ 〜ＯＡＤＲ０ ）に変換してい
たので、製造段階でＲＯＭ７に特定のアドレス列（ＯＡ
ＤＲ５ 〜ＯＡＤＲ０ ）を書込む作業が発生するため
、製造上好ましくないという欠点がある。
ＲＯＭ７に予め書込んであるアドレス列を読出すことに
よって、入力データ（ＤＩＮ３〜ＤＩＮ０）を特定のア
ドレス列（ＯＡＤＲ５ 〜ＯＡＤＲ０ ）に変換してい
たので、製造段階でＲＯＭ７に特定のアドレス列（ＯＡ
ＤＲ５ 〜ＯＡＤＲ０ ）を書込む作業が発生するため
、製造上好ましくないという欠点がある。
【０００４】
【発明の目的】本発明は上記のような従来のものの欠点
を除去すべくなされたもので、ＲＯＭへの特定のアドレ
ス列の書込み作業をなくして製造段階の負担を軽減する
ことができるアドレス発生回路の提供を目的とする。
を除去すべくなされたもので、ＲＯＭへの特定のアドレ
ス列の書込み作業をなくして製造段階の負担を軽減する
ことができるアドレス発生回路の提供を目的とする。
【０００５】
【発明の構成】本発明によるアドレス発生回路は、予め
設定された特定配列のアドレス列を発生するアドレス発
生回路であって、入力データと予め設定された所定値と
の演算を行う演算手段と、前記演算手段の演算結果の各
ビットの論理演算を行って前記特定配列のアドレス列を
生成するゲート回路とを有することを特徴とする。
設定された特定配列のアドレス列を発生するアドレス発
生回路であって、入力データと予め設定された所定値と
の演算を行う演算手段と、前記演算手段の演算結果の各
ビットの論理演算を行って前記特定配列のアドレス列を
生成するゲート回路とを有することを特徴とする。
【０００６】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【０００７】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、４ビット全加算器１の入力
端子Ａ４ 〜Ａ１ には入力データ（ＤＩＮ３〜ＤＩＮ
０）１０１ 〜１０４ が入力され、入力端子Ｂ４ 〜
Ｂ１ は夫々論理“１”に固定されている。また、４ビ
ット全加算器１の出力端子Σ４ 〜Σ１ からは出力デ
ータ１０５ 〜１０８ が出力される。 出力端子Σ４ 〜Σ２ からの出力データ１０５ 〜１
０７ は４ビット全加算器２に出力されるとともに、特
定のアドレス列（ＯＡＤＲ５ 〜ＯＡＤＲ０ ）の上位
３ビット（ＯＡＤＲ５〜ＯＡＤＲ３ ）となる。出力端
子Σ１ からの出力データ１０８ は４ビット全加算器
２およびオアゲート６に出力される。ここで、出力端子
Σ４ 〜Σ１ からの出力データ１０５ 〜１０８ は
入力端子Ａ４ 〜Ａ１ への入力データ（ＤＩＮ３〜Ｄ
ＩＮ０）に入力端子Ｂ４〜Ｂ１ からの“１１１１”を
加算した値である。
ック図である。図において、４ビット全加算器１の入力
端子Ａ４ 〜Ａ１ には入力データ（ＤＩＮ３〜ＤＩＮ
０）１０１ 〜１０４ が入力され、入力端子Ｂ４ 〜
Ｂ１ は夫々論理“１”に固定されている。また、４ビ
ット全加算器１の出力端子Σ４ 〜Σ１ からは出力デ
ータ１０５ 〜１０８ が出力される。 出力端子Σ４ 〜Σ２ からの出力データ１０５ 〜１
０７ は４ビット全加算器２に出力されるとともに、特
定のアドレス列（ＯＡＤＲ５ 〜ＯＡＤＲ０ ）の上位
３ビット（ＯＡＤＲ５〜ＯＡＤＲ３ ）となる。出力端
子Σ１ からの出力データ１０８ は４ビット全加算器
２およびオアゲート６に出力される。ここで、出力端子
Σ４ 〜Σ１ からの出力データ１０５ 〜１０８ は
入力端子Ａ４ 〜Ａ１ への入力データ（ＤＩＮ３〜Ｄ
ＩＮ０）に入力端子Ｂ４〜Ｂ１ からの“１１１１”を
加算した値である。
【０００８】４ビット全加算器２の入力端子Ａ４ 〜Ａ
１ には４ビット全加算器１の出力端子Σ４ 〜Σ１
からの出力データ１０５ 〜１０８ が入力され、入力
端子Ｂ４ 〜Ｂ１ は夫々論理“１”に固定されている
。また、４ビット全加算器２の出力端子Σ４ 〜Σ１か
らは出力データ１０９ 〜１１２ が出力される。出力
端子Σ４ ，Σ３ からの出力データ１０９ ，１１０
はアンドゲート３およびインバータゲート４，５に出
力される。出力端子Σ２ ，Σ１ からの出力データ１
１１ ，１１２ はアンドゲート３に出力される。ここ
で、４ビット全加算器２においても、出力端子Σ４ 〜
Σ１ からの出力データ１０９ 〜１１２ は入力端子
Ａ４ 〜Ａ１ への４ビット全加算器１からの出力デー
タ１０５〜１０８ に入力端子Ｂ４ 〜Ｂ１ からの“
１１１１” を加算した値である。
１ には４ビット全加算器１の出力端子Σ４ 〜Σ１
からの出力データ１０５ 〜１０８ が入力され、入力
端子Ｂ４ 〜Ｂ１ は夫々論理“１”に固定されている
。また、４ビット全加算器２の出力端子Σ４ 〜Σ１か
らは出力データ１０９ 〜１１２ が出力される。出力
端子Σ４ ，Σ３ からの出力データ１０９ ，１１０
はアンドゲート３およびインバータゲート４，５に出
力される。出力端子Σ２ ，Σ１ からの出力データ１
１１ ，１１２ はアンドゲート３に出力される。ここ
で、４ビット全加算器２においても、出力端子Σ４ 〜
Σ１ からの出力データ１０９ 〜１１２ は入力端子
Ａ４ 〜Ａ１ への４ビット全加算器１からの出力デー
タ１０５〜１０８ に入力端子Ｂ４ 〜Ｂ１ からの“
１１１１” を加算した値である。
【０００９】アンドゲート３は４ビット全加算器２の出
力端子Σ４ 〜Σ１ からの出力データ１０９ 〜１１
２ の論理積をとり、その演算結果１１３ をオアゲー
ト６に出力する。 インバータゲート４，５は夫々４ビット全加算器２の出
力端子Σ４ ，Σ３ からの出力データ１０９ ，１１
０ を反転し、その反転データ１１５ ，１１４ は特
定のアドレス列（ＯＡＤＲ５ 〜ＯＡＤＲ０ ）の下位
２ビット（ＯＡＤＲ１ ，ＯＡＤＲ０ ）となる。オア
ゲート６は４ビット全加算器１の出力端子Σ１ からの
出力データ１０８ とアンドゲート３の演算結果１１３
との論理和をとり、その演算結果１１６ は特定のア
ドレス列（ＯＡＤＲ５ 〜ＯＡＤＲ０ ）の下位３ビッ
ト目（ＯＡＤＲ２ ）となる。
力端子Σ４ 〜Σ１ からの出力データ１０９ 〜１１
２ の論理積をとり、その演算結果１１３ をオアゲー
ト６に出力する。 インバータゲート４，５は夫々４ビット全加算器２の出
力端子Σ４ ，Σ３ からの出力データ１０９ ，１１
０ を反転し、その反転データ１１５ ，１１４ は特
定のアドレス列（ＯＡＤＲ５ 〜ＯＡＤＲ０ ）の下位
２ビット（ＯＡＤＲ１ ，ＯＡＤＲ０ ）となる。オア
ゲート６は４ビット全加算器１の出力端子Σ１ からの
出力データ１０８ とアンドゲート３の演算結果１１３
との論理和をとり、その演算結果１１６ は特定のア
ドレス列（ＯＡＤＲ５ 〜ＯＡＤＲ０ ）の下位３ビッ
ト目（ＯＡＤＲ２ ）となる。
【００１０】図２は図１の各信号線１０１ 〜１１６
の論理レベルを示す図である。図においては、入力デー
タ１０進｛１，２，３，……，１５，１６｝をアドレス
列１０進｛４，７，１１，……，５６，６０｝に変換す
る場合の各信号線１０１ 〜１１６ の論理レベルを示
している。
の論理レベルを示す図である。図においては、入力デー
タ１０進｛１，２，３，……，１５，１６｝をアドレス
列１０進｛４，７，１１，……，５６，６０｝に変換す
る場合の各信号線１０１ 〜１１６ の論理レベルを示
している。
【００１１】これら図１および図２を用いて本発明の一
実施例の動作について説明する。まず、入力データ１０
進｛１｝“０００１”が４ビット全加算器１の入力端子
Ａ４ 〜Ａ１ に入力されると、４ビット全加算器１は
そのデータ“０００１”に“１１１１”を加算する。よ
って、４ビット全加算器１の出力端子Σ４ 〜Σ１ か
らは出力データ１０５〜１０８ として“００００”が
出力される。これにより、特定のアドレス列（ＯＡＤＲ
５ 〜ＯＡＤＲ０ ）の上位３ビット（ＯＡＤＲ５ 〜
ＯＡＤＲ３ ）は“０００ ”となる。
実施例の動作について説明する。まず、入力データ１０
進｛１｝“０００１”が４ビット全加算器１の入力端子
Ａ４ 〜Ａ１ に入力されると、４ビット全加算器１は
そのデータ“０００１”に“１１１１”を加算する。よ
って、４ビット全加算器１の出力端子Σ４ 〜Σ１ か
らは出力データ１０５〜１０８ として“００００”が
出力される。これにより、特定のアドレス列（ＯＡＤＲ
５ 〜ＯＡＤＲ０ ）の上位３ビット（ＯＡＤＲ５ 〜
ＯＡＤＲ３ ）は“０００ ”となる。
【００１２】また、４ビット全加算器１の出力端子Σ４
〜Σ１ からの出力データ１０５ 〜１０８として“
００００”が４ビット全加算器２の入力端子Ａ４ 〜Ａ
１ に入力されると、４ビット全加算器２はそのデータ
“００００”に“１１１１”を加算する。よって、４ビ
ット全加算器２の出力端子Σ４ 〜Σ１ からは出力デ
ータ１０９ 〜１１２ として“１１１１”が出力され
る。
〜Σ１ からの出力データ１０５ 〜１０８として“
００００”が４ビット全加算器２の入力端子Ａ４ 〜Ａ
１ に入力されると、４ビット全加算器２はそのデータ
“００００”に“１１１１”を加算する。よって、４ビ
ット全加算器２の出力端子Σ４ 〜Σ１ からは出力デ
ータ１０９ 〜１１２ として“１１１１”が出力され
る。
【００１３】アンドゲート３は４ビット全加算器２の出
力端子Σ４ 〜Σ１ からの出力データ１０９ 〜１１
２ として“１１１１”が入力されると、それらの論理
積をとり、その演算結果１１３ として“１”をオアゲ
ート６に出力する。 インバータゲート４は４ビット全加算器２の出力端子Σ
３ からの出力データ１１０ として“１”が入力され
ると、その値を反転し、その反転データ１１４ として
“０”を出力する。インバータゲート５は４ビット全加
算器２の出力端子Σ４ からの出力データ１０９として
“１”が入力されると、その値を反転し、その反転デー
タ１１５ として“０”を出力する。よって、アドレス
列（ＯＡＤＲ５ 〜ＯＡＤＲ０ ）の下位２ビット（Ｏ
ＡＤＲ１ ，ＯＡＤＲ０ ）として“００”が出力され
る。
力端子Σ４ 〜Σ１ からの出力データ１０９ 〜１１
２ として“１１１１”が入力されると、それらの論理
積をとり、その演算結果１１３ として“１”をオアゲ
ート６に出力する。 インバータゲート４は４ビット全加算器２の出力端子Σ
３ からの出力データ１１０ として“１”が入力され
ると、その値を反転し、その反転データ１１４ として
“０”を出力する。インバータゲート５は４ビット全加
算器２の出力端子Σ４ からの出力データ１０９として
“１”が入力されると、その値を反転し、その反転デー
タ１１５ として“０”を出力する。よって、アドレス
列（ＯＡＤＲ５ 〜ＯＡＤＲ０ ）の下位２ビット（Ｏ
ＡＤＲ１ ，ＯＡＤＲ０ ）として“００”が出力され
る。
【００１４】オアゲート６は４ビット全加算器１の出力
端子Σ１ からの出力データ１０８ として“０”が入
力され、アンドゲート３の演算結果１１３ として“１
”が入力されると、それらの論理和をとり、その演算結
果１１６ として“１”を出力する。したがって、特定
のアドレス列（ＯＡＤＲ５ 〜ＯＡＤＲ０ ）として“
０００１００”が、つまりアドレス列１０進｛４｝が出
力される。
端子Σ１ からの出力データ１０８ として“０”が入
力され、アンドゲート３の演算結果１１３ として“１
”が入力されると、それらの論理和をとり、その演算結
果１１６ として“１”を出力する。したがって、特定
のアドレス列（ＯＡＤＲ５ 〜ＯＡＤＲ０ ）として“
０００１００”が、つまりアドレス列１０進｛４｝が出
力される。
【００１５】同様に、入力データ１０進｛２｝“００１
０”が４ビット全加算器１に入力されると、４ビット全
加算器１からの出力データ１０５ 〜１０８ として“
０００１”が出力され、４ビット全加算器２からの出力
データ１０９ 〜１１２ として“００００”が出力さ
れる。また、アンドゲート３から演算結果１１３ とし
て“０”が出力され、インバータゲート４から反転デー
タ１１４ として“１”が出力され、インバータゲート
５から反転データ１１５ として“１”が出力され、オ
アゲート６から演算結果１１６ として“１”が出力さ
れる。したがって、特定のアドレス列（ＯＡＤＲ５ 〜
ＯＡＤＲ０ ）として“０００１１１”が、つまりアド
レス列１０進｛７｝が出力される。
０”が４ビット全加算器１に入力されると、４ビット全
加算器１からの出力データ１０５ 〜１０８ として“
０００１”が出力され、４ビット全加算器２からの出力
データ１０９ 〜１１２ として“００００”が出力さ
れる。また、アンドゲート３から演算結果１１３ とし
て“０”が出力され、インバータゲート４から反転デー
タ１１４ として“１”が出力され、インバータゲート
５から反転データ１１５ として“１”が出力され、オ
アゲート６から演算結果１１６ として“１”が出力さ
れる。したがって、特定のアドレス列（ＯＡＤＲ５ 〜
ＯＡＤＲ０ ）として“０００１１１”が、つまりアド
レス列１０進｛７｝が出力される。
【００１６】入力データ１０進｛３｝“００１１”が４
ビット全加算器１に入力されると、４ビット全加算器１
からの出力データ１０５ 〜１０８ として“００１０
”が出力され、４ビット全加算器２からの出力データ１
０９ 〜１１２ として“０００１”が出力される。ま
た、アンドゲート３から演算結果１１３ として“０”
が出力され、インバータゲート４から反転データ１１４
として“１”が出力され、インバータゲート５から反
転データ１１５ として“１”が出力され、オアゲート
６から演算結果１１６ として“０”が出力される。し
たがって、特定のアドレス列（ＯＡＤＲ５ 〜ＯＡＤＲ
０ ）として“００１０１１”が、つまりアドレス列１
０進｛１１｝が出力される。
ビット全加算器１に入力されると、４ビット全加算器１
からの出力データ１０５ 〜１０８ として“００１０
”が出力され、４ビット全加算器２からの出力データ１
０９ 〜１１２ として“０００１”が出力される。ま
た、アンドゲート３から演算結果１１３ として“０”
が出力され、インバータゲート４から反転データ１１４
として“１”が出力され、インバータゲート５から反
転データ１１５ として“１”が出力され、オアゲート
６から演算結果１１６ として“０”が出力される。し
たがって、特定のアドレス列（ＯＡＤＲ５ 〜ＯＡＤＲ
０ ）として“００１０１１”が、つまりアドレス列１
０進｛１１｝が出力される。
【００１７】入力データ１０進｛４｝“０１００”が４
ビット全加算器１に入力されると、４ビット全加算器１
からの出力データ１０５ 〜１０８ として“００１１
”が出力され、４ビット全加算器２からの出力データ１
０９ 〜１１２ として“００１０”が出力される。ま
た、アンドゲート３から演算結果１１３ として“０”
が出力され、インバータゲート４から反転データ１１４
として“１”が出力され、インバータゲート５から反
転データ１１５ として“１”が出力され、オアゲート
６から演算結果１１６ として“１”が出力される。し
たがって、特定のアドレス列（ＯＡＤＲ５ 〜ＯＡＤＲ
０ ）として“００１１１１”が、つまりアドレス列１
０進｛１５｝が出力される。
ビット全加算器１に入力されると、４ビット全加算器１
からの出力データ１０５ 〜１０８ として“００１１
”が出力され、４ビット全加算器２からの出力データ１
０９ 〜１１２ として“００１０”が出力される。ま
た、アンドゲート３から演算結果１１３ として“０”
が出力され、インバータゲート４から反転データ１１４
として“１”が出力され、インバータゲート５から反
転データ１１５ として“１”が出力され、オアゲート
６から演算結果１１６ として“１”が出力される。し
たがって、特定のアドレス列（ＯＡＤＲ５ 〜ＯＡＤＲ
０ ）として“００１１１１”が、つまりアドレス列１
０進｛１５｝が出力される。
【００１８】入力データ１０進｛５｝“０１０１”が４
ビット全加算器１に入力されると、４ビット全加算器１
からの出力データ１０５ 〜１０８ として“０１００
”が出力され、４ビット全加算器２からの出力データ１
０９ 〜１１２ として“００１１”が出力される。ま
た、アンドゲート３から演算結果１１３ として“０”
が出力され、インバータゲート４から反転データ１１４
として“１”が出力され、インバータゲート５から反
転データ１１５ として“１”が出力され、オアゲート
６から演算結果１１６ として“０”が出力される。し
たがって、特定のアドレス列（ＯＡＤＲ５ 〜ＯＡＤＲ
０ ）として“０１００１１”が、つまりアドレス列１
０進｛１９｝が出力される。
ビット全加算器１に入力されると、４ビット全加算器１
からの出力データ１０５ 〜１０８ として“０１００
”が出力され、４ビット全加算器２からの出力データ１
０９ 〜１１２ として“００１１”が出力される。ま
た、アンドゲート３から演算結果１１３ として“０”
が出力され、インバータゲート４から反転データ１１４
として“１”が出力され、インバータゲート５から反
転データ１１５ として“１”が出力され、オアゲート
６から演算結果１１６ として“０”が出力される。し
たがって、特定のアドレス列（ＯＡＤＲ５ 〜ＯＡＤＲ
０ ）として“０１００１１”が、つまりアドレス列１
０進｛１９｝が出力される。
【００１９】入力データ１０進｛６｝“０１１０”が４
ビット全加算器１に入力されると、４ビット全加算器１
からの出力データ１０５ 〜１０８ として“０１０１
”が出力され、４ビット全加算器２からの出力データ１
０９ 〜１１２ として“０１００”が出力される。ま
た、アンドゲート３から演算結果１１３ として“０”
が出力され、インバータゲート４から反転データ１１４
として“０”が出力され、インバータゲート５から反
転データ１１５ として“１”が出力され、オアゲート
６から演算結果１１６ として“１”が出力される。し
たがって、特定のアドレス列（ＯＡＤＲ５ 〜ＯＡＤＲ
０ ）として“０１０１１０”が、つまりアドレス列１
０進｛２３｝が出力される。
ビット全加算器１に入力されると、４ビット全加算器１
からの出力データ１０５ 〜１０８ として“０１０１
”が出力され、４ビット全加算器２からの出力データ１
０９ 〜１１２ として“０１００”が出力される。ま
た、アンドゲート３から演算結果１１３ として“０”
が出力され、インバータゲート４から反転データ１１４
として“０”が出力され、インバータゲート５から反
転データ１１５ として“１”が出力され、オアゲート
６から演算結果１１６ として“１”が出力される。し
たがって、特定のアドレス列（ＯＡＤＲ５ 〜ＯＡＤＲ
０ ）として“０１０１１０”が、つまりアドレス列１
０進｛２３｝が出力される。
【００２０】さらに、入力データ１０進｛１０｝“１０
１０”が４ビット全加算器１に入力されると、４ビット
全加算器１からの出力データ１０５ 〜１０８ として
“１００１”が出力され、４ビット全加算器２からの出
力データ１０９ 〜１１２ として“１０００”が出力
される。また、アンドゲート３から演算結果１１３ と
して“０”が出力され、インバータゲート４から反転デ
ータ１１４ として“１”が出力され、インバータゲー
ト５から反転データ１１５ として“０”が出力され、
オアゲート６から演算結果１１６ として“１”が出力
される。したがって、特定のアドレス列（ＯＡＤＲ５
〜ＯＡＤＲ０ ）として“１００１０１”が、つまりア
ドレス列１０進｛３７｝が出力される。
１０”が４ビット全加算器１に入力されると、４ビット
全加算器１からの出力データ１０５ 〜１０８ として
“１００１”が出力され、４ビット全加算器２からの出
力データ１０９ 〜１１２ として“１０００”が出力
される。また、アンドゲート３から演算結果１１３ と
して“０”が出力され、インバータゲート４から反転デ
ータ１１４ として“１”が出力され、インバータゲー
ト５から反転データ１１５ として“０”が出力され、
オアゲート６から演算結果１１６ として“１”が出力
される。したがって、特定のアドレス列（ＯＡＤＲ５
〜ＯＡＤＲ０ ）として“１００１０１”が、つまりア
ドレス列１０進｛３７｝が出力される。
【００２１】入力データ１０進｛１１｝“１０１１”が
４ビット全加算器１に入力されると、４ビット全加算器
１からの出力データ１０５ 〜１０８として“１０１０
”が出力され、４ビット全加算器２からの出力データ１
０９ 〜１１２ として“１００１”が出力される。ま
た、アンドゲート３から演算結果１１３ として“０”
が出力され、インバータゲート４から反転データ１１４
として“１”が出力され、インバータゲート５から反
転データ１１５ として“０”が出力され、オアゲート
６から演算結果１１６ として“０”が出力される。し
たがって、特定のアドレス列（ＯＡＤＲ５ 〜ＯＡＤＲ
０ ）として“１０１００１”が、つまりアドレス列１
０進｛４１｝が出力される。
４ビット全加算器１に入力されると、４ビット全加算器
１からの出力データ１０５ 〜１０８として“１０１０
”が出力され、４ビット全加算器２からの出力データ１
０９ 〜１１２ として“１００１”が出力される。ま
た、アンドゲート３から演算結果１１３ として“０”
が出力され、インバータゲート４から反転データ１１４
として“１”が出力され、インバータゲート５から反
転データ１１５ として“０”が出力され、オアゲート
６から演算結果１１６ として“０”が出力される。し
たがって、特定のアドレス列（ＯＡＤＲ５ 〜ＯＡＤＲ
０ ）として“１０１００１”が、つまりアドレス列１
０進｛４１｝が出力される。
【００２２】入力データ１０進｛１２｝“１１００”が
４ビット全加算器１に入力されると、４ビット全加算器
１からの出力データ１０５ 〜１０８として“１０１１
”が出力され、４ビット全加算器２からの出力データ１
０９ 〜１１２ として“１０１０”が出力される。ま
た、アンドゲート３から演算結果１１３ として“０”
が出力され、インバータゲート４から反転データ１１４
として“１”が出力され、インバータゲート５から反
転データ１１５ として“０”が出力され、オアゲート
６から演算結果１１６ として“１”が出力される。し
たがって、特定のアドレス列（ＯＡＤＲ５ 〜ＯＡＤＲ
０ ）として“１０１１０１”が、つまりアドレス列１
０進｛４５｝が出力される。
４ビット全加算器１に入力されると、４ビット全加算器
１からの出力データ１０５ 〜１０８として“１０１１
”が出力され、４ビット全加算器２からの出力データ１
０９ 〜１１２ として“１０１０”が出力される。ま
た、アンドゲート３から演算結果１１３ として“０”
が出力され、インバータゲート４から反転データ１１４
として“１”が出力され、インバータゲート５から反
転データ１１５ として“０”が出力され、オアゲート
６から演算結果１１６ として“１”が出力される。し
たがって、特定のアドレス列（ＯＡＤＲ５ 〜ＯＡＤＲ
０ ）として“１０１１０１”が、つまりアドレス列１
０進｛４５｝が出力される。
【００２３】入力データ１０進｛１３｝“１１０１”が
４ビット全加算器１に入力されると、４ビット全加算器
１からの出力データ１０５ 〜１０８として“１１００
”が出力され、４ビット全加算器２からの出力データ１
０９ 〜１１２ として“１０１１”が出力される。ま
た、アンドゲート３から演算結果１１３ として“０”
が出力され、インバータゲート４から反転データ１１４
として“１”が出力され、インバータゲート５から反
転データ１１５ として“０”が出力され、オアゲート
６から演算結果１１６ として“０”が出力される。し
たがって、特定のアドレス列（ＯＡＤＲ５ 〜ＯＡＤＲ
０ ）として“１１０００１”が、つまりアドレス列１
０進｛４９｝が出力される。
４ビット全加算器１に入力されると、４ビット全加算器
１からの出力データ１０５ 〜１０８として“１１００
”が出力され、４ビット全加算器２からの出力データ１
０９ 〜１１２ として“１０１１”が出力される。ま
た、アンドゲート３から演算結果１１３ として“０”
が出力され、インバータゲート４から反転データ１１４
として“１”が出力され、インバータゲート５から反
転データ１１５ として“０”が出力され、オアゲート
６から演算結果１１６ として“０”が出力される。し
たがって、特定のアドレス列（ＯＡＤＲ５ 〜ＯＡＤＲ
０ ）として“１１０００１”が、つまりアドレス列１
０進｛４９｝が出力される。
【００２４】入力データ１０進｛１４｝“１１１０”が
４ビット全加算器１に入力されると、４ビット全加算器
１からの出力データ１０５ 〜１０８として“１１０１
”が出力され、４ビット全加算器２からの出力データ１
０９ 〜１１２ として“１１００”が出力される。ま
た、アンドゲート３から演算結果１１３ として“０”
が出力され、インバータゲート４から反転データ１１４
として“０”が出力され、インバータゲート５から反
転データ１１５ として“０”が出力され、オアゲート
６から演算結果１１６ として“１”が出力される。し
たがって、特定のアドレス列（ＯＡＤＲ５ 〜ＯＡＤＲ
０ ）として“１１０１００”が、つまりアドレス列１
０進｛５２｝が出力される。
４ビット全加算器１に入力されると、４ビット全加算器
１からの出力データ１０５ 〜１０８として“１１０１
”が出力され、４ビット全加算器２からの出力データ１
０９ 〜１１２ として“１１００”が出力される。ま
た、アンドゲート３から演算結果１１３ として“０”
が出力され、インバータゲート４から反転データ１１４
として“０”が出力され、インバータゲート５から反
転データ１１５ として“０”が出力され、オアゲート
６から演算結果１１６ として“１”が出力される。し
たがって、特定のアドレス列（ＯＡＤＲ５ 〜ＯＡＤＲ
０ ）として“１１０１００”が、つまりアドレス列１
０進｛５２｝が出力される。
【００２５】入力データ１０進｛１５｝“１１１１”が
４ビット全加算器１に入力されると、４ビット全加算器
１からの出力データ１０５ 〜１０８として“１１１０
”が出力され、４ビット全加算器２からの出力データ１
０９ 〜１１２ として“１１０１”が出力される。ま
た、アンドゲート３から演算結果１１３ として“０”
が出力され、インバータゲート４から反転データ１１４
として“０”が出力され、インバータゲート５から反
転データ１１５ として“０”が出力され、オアゲート
６から演算結果１１６ として“０”が出力される。し
たがって、特定のアドレス列（ＯＡＤＲ５ 〜ＯＡＤＲ
０ ）として“１１１０００”が、つまりアドレス列１
０進｛５６｝が出力される。
４ビット全加算器１に入力されると、４ビット全加算器
１からの出力データ１０５ 〜１０８として“１１１０
”が出力され、４ビット全加算器２からの出力データ１
０９ 〜１１２ として“１１０１”が出力される。ま
た、アンドゲート３から演算結果１１３ として“０”
が出力され、インバータゲート４から反転データ１１４
として“０”が出力され、インバータゲート５から反
転データ１１５ として“０”が出力され、オアゲート
６から演算結果１１６ として“０”が出力される。し
たがって、特定のアドレス列（ＯＡＤＲ５ 〜ＯＡＤＲ
０ ）として“１１１０００”が、つまりアドレス列１
０進｛５６｝が出力される。
【００２６】入力データ１０進｛１６｝“００００”が
４ビット全加算器１に入力されると、４ビット全加算器
１からの出力データ１０５ 〜１０８として“１１１１
”が出力され、４ビット全加算器２からの出力データ１
０９ 〜１１２ として“１１１０”が出力される。ま
た、アンドゲート３から演算結果１１３ として“０”
が出力され、インバータゲート４から反転データ１１４
として“０”が出力され、インバータゲート５から反
転データ１１５ として“０”が出力され、オアゲート
６から演算結果１１６ として“１”が出力される。し
たがって、特定のアドレス列（ＯＡＤＲ５ 〜ＯＡＤＲ
０ ）として“１１１１００”が、つまりアドレス列１
０進｛６０｝が出力される。尚、入力データ１０進｛７
，８，９｝については述べていないが、各々対応するア
ドレス列１０進が出力される。
４ビット全加算器１に入力されると、４ビット全加算器
１からの出力データ１０５ 〜１０８として“１１１１
”が出力され、４ビット全加算器２からの出力データ１
０９ 〜１１２ として“１１１０”が出力される。ま
た、アンドゲート３から演算結果１１３ として“０”
が出力され、インバータゲート４から反転データ１１４
として“０”が出力され、インバータゲート５から反
転データ１１５ として“０”が出力され、オアゲート
６から演算結果１１６ として“１”が出力される。し
たがって、特定のアドレス列（ＯＡＤＲ５ 〜ＯＡＤＲ
０ ）として“１１１１００”が、つまりアドレス列１
０進｛６０｝が出力される。尚、入力データ１０進｛７
，８，９｝については述べていないが、各々対応するア
ドレス列１０進が出力される。
【００２７】上記のように、入力データ１０進｛１，２
，３，……，１５，１６｝の変化に対して、アドレス列
１０進｛４，７，１１，……，５６，６０｝が固定的な
定数となっており、また各アドレス間の定数の差が１０
進｛３，４，４，４，３，……，４｝で１５進周期とな
っている場合には、アドレス列１０進｛４，７，１１，
……，５６，６０｝を発生する回路を固定的な論理回路
で構成することができる。よって、従来のようなＲＯＭ
などを用いる回路構成ではないため、ＲＯＭなどへの特
定のアドレス列の書込み作業をなくすことができ、製造
段階の負担を軽減することができる。
，３，……，１５，１６｝の変化に対して、アドレス列
１０進｛４，７，１１，……，５６，６０｝が固定的な
定数となっており、また各アドレス間の定数の差が１０
進｛３，４，４，４，３，……，４｝で１５進周期とな
っている場合には、アドレス列１０進｛４，７，１１，
……，５６，６０｝を発生する回路を固定的な論理回路
で構成することができる。よって、従来のようなＲＯＭ
などを用いる回路構成ではないため、ＲＯＭなどへの特
定のアドレス列の書込み作業をなくすことができ、製造
段階の負担を軽減することができる。
【００２８】このように、入力データ１０進｛１，２，
３，……，１５，１６｝と予め設定された所定値“１１
１１”との加算を４ビット全加算器１で行い、４ビット
全加算器１の演算結果と所定値“１１１１”との加算を
４ビット全加算器２で行い、それらの演算結果の各ビッ
トの論理演算をアンドゲート３とインバータゲート４，
５とオアゲート６とで夫々行って予め設定された特定の
アドレス列１０進｛４，７，１１，……，５６，６０｝
を生成するようにすることによって、ＲＯＭへの特定の
アドレス列の書込み作業をなくすことができる。よって
、アドレス発生回路の製造段階の負担を軽減することが
できる。
３，……，１５，１６｝と予め設定された所定値“１１
１１”との加算を４ビット全加算器１で行い、４ビット
全加算器１の演算結果と所定値“１１１１”との加算を
４ビット全加算器２で行い、それらの演算結果の各ビッ
トの論理演算をアンドゲート３とインバータゲート４，
５とオアゲート６とで夫々行って予め設定された特定の
アドレス列１０進｛４，７，１１，……，５６，６０｝
を生成するようにすることによって、ＲＯＭへの特定の
アドレス列の書込み作業をなくすことができる。よって
、アドレス発生回路の製造段階の負担を軽減することが
できる。
【００２９】尚、本発明の一実施例では入力データ１０
進｛１，２，３，……，１５，１６｝をアドレス列１０
進｛４，７，１１，……，５６，６０｝に変換する場合
について述べたが、一定周期で増加あるいは減少するよ
うな他のアドレス列を発生する場合にも適用できるのは
明白であり、これに限定されない。その場合、本発明の
一実施例のようにそのアドレス列を生成可能なように演
算回路とゲート回路とを組合せればよい。
進｛１，２，３，……，１５，１６｝をアドレス列１０
進｛４，７，１１，……，５６，６０｝に変換する場合
について述べたが、一定周期で増加あるいは減少するよ
うな他のアドレス列を発生する場合にも適用できるのは
明白であり、これに限定されない。その場合、本発明の
一実施例のようにそのアドレス列を生成可能なように演
算回路とゲート回路とを組合せればよい。
【００３０】
【発明の効果】以上説明したように本発明によれば、入
力データと予め設定された所定値との演算結果の各ビッ
トの論理演算を行って予め設定された特定配列のアドレ
ス列を生成するようにすることによって、ＲＯＭへの特
定配列のアドレス列の書込み作業をなくして製造段階の
負担を軽減することができるという効果がある。
力データと予め設定された所定値との演算結果の各ビッ
トの論理演算を行って予め設定された特定配列のアドレ
ス列を生成するようにすることによって、ＲＯＭへの特
定配列のアドレス列の書込み作業をなくして製造段階の
負担を軽減することができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１の各信号線の論理レベルを示す図である。
【図３】従来例の構成を示すブロック図である。
１，２ ４ビット全加算器
３ アンドゲート
４，５ インバータゲート
６ オアゲート
Claims (1)
- 【請求項１】 予め設定された特定配列のアドレス列
を発生するアドレス発生回路であって、入力データと予
め設定された所定値との演算を行う演算手段と、前記演
算手段の演算結果の各ビットの論理演算を行って前記特
定配列のアドレス列を生成するゲート回路とを有するこ
とを特徴とするアドレス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13190891A JPH04333152A (ja) | 1991-05-08 | 1991-05-08 | アドレス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13190891A JPH04333152A (ja) | 1991-05-08 | 1991-05-08 | アドレス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04333152A true JPH04333152A (ja) | 1992-11-20 |
Family
ID=15068990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13190891A Pending JPH04333152A (ja) | 1991-05-08 | 1991-05-08 | アドレス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04333152A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6175941A (ja) * | 1984-09-21 | 1986-04-18 | Toyo Commun Equip Co Ltd | アドレス生成装置 |
-
1991
- 1991-05-08 JP JP13190891A patent/JPH04333152A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6175941A (ja) * | 1984-09-21 | 1986-04-18 | Toyo Commun Equip Co Ltd | アドレス生成装置 |
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