JPH04333251A - 半導体ウェーハ - Google Patents
半導体ウェーハInfo
- Publication number
- JPH04333251A JPH04333251A JP10295391A JP10295391A JPH04333251A JP H04333251 A JPH04333251 A JP H04333251A JP 10295391 A JP10295391 A JP 10295391A JP 10295391 A JP10295391 A JP 10295391A JP H04333251 A JPH04333251 A JP H04333251A
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- JP
- Japan
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- chip
- outside
- chips
- wafer
- package
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- Pending
Links
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- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 abstract description 4
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- 235000012431 wafers Nutrition 0.000 description 16
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Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体ウェーハに関し、
特にウェーハ上でのチップレイアウトに関する。
特にウェーハ上でのチップレイアウトに関する。
【０００２】
【従来の技術】従来、半導体ウェーハ上のチップ領域レ
イアウトとしては、図３（ａ）に示すようにチップ領域
（チップという）４の外側には何も配線が施されないま
ま、チップ４が縦・横に配置されていた。そしてすべて
のチップ４が電気的にも物理的にも相互作用がないまま
独立な状態でウェーハ５上に配置され、このままで製造
後のバイアス印加による寿命試験等の配慮がなされてい
ない。
イアウトとしては、図３（ａ）に示すようにチップ領域
（チップという）４の外側には何も配線が施されないま
ま、チップ４が縦・横に配置されていた。そしてすべて
のチップ４が電気的にも物理的にも相互作用がないまま
独立な状態でウェーハ５上に配置され、このままで製造
後のバイアス印加による寿命試験等の配慮がなされてい
ない。
【０００３】次にこのチップ４の寿命試験方法について
説明する。チップ４としての寿命試験では、すべてのチ
ップ４を切り離し、パッケージにチップを組み込み、パ
ッケージ状態でバイアス印加を行ない、高温又は低温の
状態にしてチップの性能劣化等の加速寿命確認を行なっ
ている。
説明する。チップ４としての寿命試験では、すべてのチ
ップ４を切り離し、パッケージにチップを組み込み、パ
ッケージ状態でバイアス印加を行ない、高温又は低温の
状態にしてチップの性能劣化等の加速寿命確認を行なっ
ている。
【０００４】
【発明が解決しようとする課題】従来の半導体ウェーハ
であると、チップの寿命試験を行なうためには、チップ
を切り離してパッケージに組み込む必要があったので、
パッケージに組み込むのに可成り時間がかかること、又
パッケージ自体のコストがかかる等の問題があった。
であると、チップの寿命試験を行なうためには、チップ
を切り離してパッケージに組み込む必要があったので、
パッケージに組み込むのに可成り時間がかかること、又
パッケージ自体のコストがかかる等の問題があった。
【０００５】また、チップ４を切り離さず試験をするに
は、図３（ｂ），（ｃ）に示すプローブカード６が必要
となり、外部のチップのみにしかバイアス印加用のプロ
ーブ７を立てることができないという欠点がある。又、
バイアス印加用配線から外部にボンディングワイヤでつ
なぐ方法を取るにしても、ボンディングワイヤ長が長く
なりすぎて実現不可能であった。
は、図３（ｂ），（ｃ）に示すプローブカード６が必要
となり、外部のチップのみにしかバイアス印加用のプロ
ーブ７を立てることができないという欠点がある。又、
バイアス印加用配線から外部にボンディングワイヤでつ
なぐ方法を取るにしても、ボンディングワイヤ長が長く
なりすぎて実現不可能であった。
【０００６】
【課題を解決するための手段】本発明の半導体ウェーハ
は、複数の半導体の素子形成領域を有する半導体ウェー
ハにおいて、前記素子形成領域の外周の少くとも二辺近
傍に直流バイアス印加用配線を設けて構成されている。
は、複数の半導体の素子形成領域を有する半導体ウェー
ハにおいて、前記素子形成領域の外周の少くとも二辺近
傍に直流バイアス印加用配線を設けて構成されている。
【０００７】
【実施例】次に本発明について図面を参照して説明する
。図１（ａ），（ｂ）は本発明の第一の実施例のそれぞ
れウェーハのチップ配置模式図およびＡ部拡大平面図で
ある。ウェーハ５上でチップ４が配置された周りに一対
のバイアス印加用配線２ａ，２ｂを設け、またバイアス
印加用配線２ａ，２ｂとそれぞれ対応するチップ内のバ
イアス印加用のパッド３ａ，３ｂとに接続している。
。図１（ａ），（ｂ）は本発明の第一の実施例のそれぞ
れウェーハのチップ配置模式図およびＡ部拡大平面図で
ある。ウェーハ５上でチップ４が配置された周りに一対
のバイアス印加用配線２ａ，２ｂを設け、またバイアス
印加用配線２ａ，２ｂとそれぞれ対応するチップ内のバ
イアス印加用のパッド３ａ，３ｂとに接続している。
【０００８】バイアス印加用配線２ａ，２ｂには外部と
の接続を施すための外部接続用パッド１ａ，１ｂをチッ
プの外部に配し、しかもウェーハ５上でチップ４が配置
された周りに一対のバイアス印加用配線２ａ，２ｂを設
け、またバイアス印加用配線２ａ，２ｂとそれぞれ対応
するチップ内のバイアス印加用のパッド３ａ，３ｂとに
接続している。
の接続を施すための外部接続用パッド１ａ，１ｂをチッ
プの外部に配し、しかもウェーハ５上でチップ４が配置
された周りに一対のバイアス印加用配線２ａ，２ｂを設
け、またバイアス印加用配線２ａ，２ｂとそれぞれ対応
するチップ内のバイアス印加用のパッド３ａ，３ｂとに
接続している。
【０００９】バイアス印加用配線２ａ，２ｂには外部と
の接続を施すための外部接続用パッド１ａ，１ｂをチッ
プの外部に配し、しかもウェーハ５上での周縁部に設け
る。
の接続を施すための外部接続用パッド１ａ，１ｂをチッ
プの外部に配し、しかもウェーハ５上での周縁部に設け
る。
【００１０】図２は本発明の第２の実施例のチップ拡大
模式図である。
模式図である。
【００１１】バイアス印加用配線２ａ，２ｂとチップ内
のバイアス印加用のパッド３ａ，３ｂが直接はボンディ
ングワイヤ８で接続されている。これはチップ内パッド
３ａ，３ｂの位置がチップ４によってはまちまちとなり
、バイアス印加用配線２ａ，２ｂと直接接続するのが位
置的に困難な場合に有利である。
のバイアス印加用のパッド３ａ，３ｂが直接はボンディ
ングワイヤ８で接続されている。これはチップ内パッド
３ａ，３ｂの位置がチップ４によってはまちまちとなり
、バイアス印加用配線２ａ，２ｂと直接接続するのが位
置的に困難な場合に有利である。
【００１２】
【発明の効果】以上説明したように本発明は、バイアス
印加用の配線をチップ外の周辺部に配することで、ウェ
ーハ状態で外部からチップ１個あたりの接続によりウェ
ーハ上の全チップにバイアス印加が可能となるので、チ
ップの切り離し，パッケージへのチップの組み込み工数
時間の短縮及びパッケージコスト低減を行なえるという
効果を有する。
印加用の配線をチップ外の周辺部に配することで、ウェ
ーハ状態で外部からチップ１個あたりの接続によりウェ
ーハ上の全チップにバイアス印加が可能となるので、チ
ップの切り離し，パッケージへのチップの組み込み工数
時間の短縮及びパッケージコスト低減を行なえるという
効果を有する。
【図１】（ａ），（ｂ）は本発明の第１の実施例のそれ
ぞれウェーハのチップ配置模式図およびＡ部拡大平面図
である。
ぞれウェーハのチップ配置模式図およびＡ部拡大平面図
である。
【図２】本発明の第２の実施例のチップ拡大平面図であ
る。
る。
【図３】（ａ）〜（ｃ）は従来の半導体ウェーハの一例
のそれぞれチップ配置模式図，プローブカードの平面図
および側面図である。
のそれぞれチップ配置模式図，プローブカードの平面図
および側面図である。
１ａ，１ｂ 外部接続用パッド
２ａ，２ｂ バイアス印加配線
３ａ，３ｂ チップ内パッド
４ チップ
５ ウェーハ
６ ボンディングワイヤ
７ バイアス電源接続用パッド
Claims (1)
- 【請求項１】 複数の半導体の素子形成領域を有する
半導体ウェーハにおいて、前記素子形成領域の外周の少
くとも二辺近傍に直流バイアス印加用配線を設けたこと
を特徴とする半導体ウェーハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10295391A JPH04333251A (ja) | 1991-05-09 | 1991-05-09 | 半導体ウェーハ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10295391A JPH04333251A (ja) | 1991-05-09 | 1991-05-09 | 半導体ウェーハ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04333251A true JPH04333251A (ja) | 1992-11-20 |
Family
ID=14341176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10295391A Pending JPH04333251A (ja) | 1991-05-09 | 1991-05-09 | 半導体ウェーハ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04333251A (ja) |
-
1991
- 1991-05-09 JP JP10295391A patent/JPH04333251A/ja active Pending
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