JPH04333275A - Ｖｌｓｉ用リードフレーム - Google Patents

Ｖｌｓｉ用リードフレーム

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Publication number
JPH04333275A
JPH04333275A JP3102946A JP10294691A JPH04333275A JP H04333275 A JPH04333275 A JP H04333275A JP 3102946 A JP3102946 A JP 3102946A JP 10294691 A JP10294691 A JP 10294691A JP H04333275 A JPH04333275 A JP H04333275A
Authority
JP
Japan
Prior art keywords
lead frame
island
cuts
pellet
vlsi
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3102946A
Other languages
English (en)
Inventor
Hiroshi Ishioka
石岡　浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP3102946A priority Critical patent/JPH04333275A/ja
Publication of JPH04333275A publication Critical patent/JPH04333275A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Lead Frames For Integrated Circuits (AREA)
  • Die Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＶＬＳＩ用リードフレー
ムに関する。
【０００２】
【従来の技術】従来のＶＬＳＩ用リードフレームでは、
半導体集積回路ペレット（以後ペレット）がマウントさ
れるアイランド１の部分は、図３（ａ）に示すようにペ
レット２の大きさに合わせた矩形状に作られており、そ
こに金シリコン共晶や銀ペーストのマウント材層４等を
介してペレット２を接着して固定したのち、ペレット２
上のボンディングパッドとリードをボンディングするよ
うになっていた。
【０００３】
【発明が解決しようとする課題】この従来のＶＬＳＩ用
リードフレームでは、ペレットとアイランドは全面的に
密着し固定されているため、周囲温度によってペレット
に曲げ応力が加わる。すなわちペレットのシリコンの熱
膨張係数に対してリードフレーム材の銅合金は約６倍の
熱膨張係数を持つので、図３（ｂ）断面図に示すように
マウント完了時の高温側ではペレット１の表面がわずか
に凹面となる変形が起り、次に低温側では図３（ｃ）に
示すようにペレット１の表面が凸面となる。
【０００４】これらの変形は集積回路装置に急な加熱が
される場合、すなわちプリント基板に実装される時の半
田付け工程などで、ケースにクラックが生じる一因とな
ると共に、回路の電気特性の劣化をも引き起こしていた
。
【０００５】
【課題を解決するための手段】本発明のＶＬＳＩ用リー
ドフレームでは、樹脂封止型の集積回路装置パッケージ
に使用されるＶＬＳＩ用リードフレームにおいて、半導
体集積回路ペレットがマウントされるアイランド部分に
一辺の長さの５分の４程度までの切り込みが１カ所また
は相対する辺から交互に複数箇所入れられた形状を有し
て構成されている。
【０００６】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の第１の実施例のリードフレームのアイ
ランド平面図である。アイランド１はペレット２よりも
０．３〜０．４ｍｍ大きく形成されており、相対する長
辺から３本の切り込み部３ａ〜３ｃが互い違いに配置さ
れている。切り込み部３ａ〜３ｃの深さの寸法は短辺方
向のアイランド寸法のおよそ４／５程度に設定するが、
リードフレーム材料の材質・厚みなどとの関係から強度
，加工性を考慮して出来るだけ長くする方が効果は大き
くなる。切り込みの幅は、加工精度の許すかぎり細くす
る方がアイランドの放熱特性は良くなる。
【０００７】本実施例では３本の切り込みによりリード
フレームのアイランド１の長辺方向が４つに分割される
ため、シリコン基板との熱膨張率の違いによってペレッ
ト２に生じる曲げ応力も分割される。さらに各所でマウ
ント材（例えば銀ペースト）のズレによる応力緩和が起
るので、全体的な応力は減少し、電気特性の劣化やケー
スクラックの発生を防ぐことができる。
【０００８】図２は切り込み部３ｄ〜３ｆの形状をＴ字
形にして、短辺方向にも分割の効果を持たせるようにし
た。この実施例では、アイランド長辺に直交する方向の
３本の切り込みの先端にアイランド短辺に直交する方向
の３本の切り込みの先端にアイランド短辺に直交する方
向の切り込みを連続して形成されているので短辺方向に
発生する応力を分散させる効果を持たせる。
【０００９】
【発明の効果】以上説明したように本発明のＶＬＳＩ用
リードフレームは、アイランド部に１本または複数本の
切り込みを入れることによって、半導体集積回路ペレッ
トとリードフレーム金属の熱膨張率の違いによって発生
する曲げ応力を緩和することができるので、従来、樹脂
ケースに発生していたクラックやペレット上の集積回路
の電気特性の劣化などを防止する効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施例の平面図である。
【図２】本発明の第２の実施例の平面図である。
【図３】従来のＶＬＳＩ用リードフレームの平面図及び
Ａ−Ａ線断面図である。
【符号の説明】
１，１ａ　　　　アイランド ２　　　　ペレット ３ａ〜３ｆ　　　　切り込み部 ４　　　　マウント材層

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　樹脂封止型の集積回路装置パッケージ
    に使用されるＶＬＳＩ用リードフレームにおいて、半導
    体集積回路ペレットがマウントされるアイランド部分に
    一辺の長さの５分の４程度までの切り込みが１カ所また
    は相対する辺から交互に複数箇所入れられた形状を有す
    ることを特徴とするＶＬＳＩ用リードフレーム。
JP3102946A 1991-05-09 1991-05-09 Ｖｌｓｉ用リードフレーム Pending JPH04333275A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3102946A JPH04333275A (ja) 1991-05-09 1991-05-09 Ｖｌｓｉ用リードフレーム

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Application Number Priority Date Filing Date Title
JP3102946A JPH04333275A (ja) 1991-05-09 1991-05-09 Ｖｌｓｉ用リードフレーム

Publications (1)

Publication Number Publication Date
JPH04333275A true JPH04333275A (ja) 1992-11-20

Family

ID=14340990

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3102946A Pending JPH04333275A (ja) 1991-05-09 1991-05-09 Ｖｌｓｉ用リードフレーム

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JP (1) JPH04333275A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0951126A (ja) * 1995-08-09 1997-02-18 Saamobonitsuku:Kk 熱電変換装置
JP2023038533A (ja) * 2021-09-07 2023-03-17 株式会社 日立パワーデバイス 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
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JPH0951126A (ja) * 1995-08-09 1997-02-18 Saamobonitsuku:Kk 熱電変換装置
JP2023038533A (ja) * 2021-09-07 2023-03-17 株式会社 日立パワーデバイス 半導体装置
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A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19990323