JPH04334030A - 薄層ｓｏｉ型絶縁ゲート型電界効果トランジスタの製造方法 - Google Patents
薄層ｓｏｉ型絶縁ゲート型電界効果トランジスタの製造方法Info
- Publication number
- JPH04334030A JPH04334030A JP3132227A JP13222791A JPH04334030A JP H04334030 A JPH04334030 A JP H04334030A JP 3132227 A JP3132227 A JP 3132227A JP 13222791 A JP13222791 A JP 13222791A JP H04334030 A JPH04334030 A JP H04334030A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- oxide film
- semiconductor
- silicon
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
- H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6733—Multi-gate TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6733—Multi-gate TFTs
- H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
- H10D30/6744—Monocrystalline silicon
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、高速動作を目的とする
ＳＯＩ型半導体素子を製造する技術に関するものである
。
ＳＯＩ型半導体素子を製造する技術に関するものである
。
【０００２】
【従来の技術】従来のＳＯＩ型半導体素子の一例を図１
３に示す。図１３はＳＯＩ型半導体素子の断面図であり
、１はＳｉ（シリコン）基板、２は第１の導電形例えば
ｐ形のＳｉ能動層３とＳｉ基板１とを電気的に絶縁する
ための埋め込み酸化膜、４はゲート絶縁膜としてのゲー
ト酸化膜である。５は第２の導電形例えばｎ形のソース
領域、６は第２の導電形例えばｎ形のドレイン領域、７
はゲート電極、８は配線間を電気的に絶縁するための絶
縁膜、９はソース電極、１０はドレイン電極である。
３に示す。図１３はＳＯＩ型半導体素子の断面図であり
、１はＳｉ（シリコン）基板、２は第１の導電形例えば
ｐ形のＳｉ能動層３とＳｉ基板１とを電気的に絶縁する
ための埋め込み酸化膜、４はゲート絶縁膜としてのゲー
ト酸化膜である。５は第２の導電形例えばｎ形のソース
領域、６は第２の導電形例えばｎ形のドレイン領域、７
はゲート電極、８は配線間を電気的に絶縁するための絶
縁膜、９はソース電極、１０はドレイン電極である。
【０００３】この種のＳＯＩ型半導体素子においては、
ゲート電極７側から広がりうる空乏層の厚さが能動層３
の厚さｔ１よりも厚くなるように能動層３の不純物濃度
を設計し、ＳＯＩ型半導体素子の動作時に能動層３の全
領域が空乏化するように構成する。このように構成する
理由は、（１）能動層内の実効的な電界強度を低減する
ことによるゲート絶縁膜直下の反転層キャリアの移動度
劣化の抑制とこれによるドレイン電流の増大と、（２）
能動層内の空乏層の電荷量の減少に対応する反転層キャ
リアの増大によるドレイン電流の増大とを実現できるか
らである。
ゲート電極７側から広がりうる空乏層の厚さが能動層３
の厚さｔ１よりも厚くなるように能動層３の不純物濃度
を設計し、ＳＯＩ型半導体素子の動作時に能動層３の全
領域が空乏化するように構成する。このように構成する
理由は、（１）能動層内の実効的な電界強度を低減する
ことによるゲート絶縁膜直下の反転層キャリアの移動度
劣化の抑制とこれによるドレイン電流の増大と、（２）
能動層内の空乏層の電荷量の減少に対応する反転層キャ
リアの増大によるドレイン電流の増大とを実現できるか
らである。
【０００４】また、この構成のＳＯＩ型半導体素子では
、能動層３内がゲート電界により空乏化されているため
、ドレイン接合から能動層へのドレイン電界の侵入を抑
制でき、閾値電圧の短チャネル効果を抑制できる。更に
、ドレイン直下の埋め込み酸化膜２の厚さｔ３を厚くす
れば、寄生容量を低減できる。従って、この種のＳＯＩ
型半導体素子は寸法の微細化によるＳＯＩ型半導体素子
の高集積化と高速動作の双方を期待でき、近年その将来
性が注目されている。
、能動層３内がゲート電界により空乏化されているため
、ドレイン接合から能動層へのドレイン電界の侵入を抑
制でき、閾値電圧の短チャネル効果を抑制できる。更に
、ドレイン直下の埋め込み酸化膜２の厚さｔ３を厚くす
れば、寄生容量を低減できる。従って、この種のＳＯＩ
型半導体素子は寸法の微細化によるＳＯＩ型半導体素子
の高集積化と高速動作の双方を期待でき、近年その将来
性が注目されている。
【０００５】しかしながら、能動層直下の埋め込み酸化
膜２の厚さｔ２を厚くすると、埋め込み酸化膜２を通じ
てドレイン電界が能動層３内の電界分布に悪影響を与え
、短チャネル効果が助長されることが明かとなっている
。この問題を改善するために、図１４に示すように能動
層３の直下の埋め込み酸化膜２の厚さｔ４を薄くすると
、ドレイン領域６の埋め込み酸化膜厚さｔ５も薄くなる
。この場合、短チャネル効果を抑制することは可能であ
るが、ドレイン直下の埋め込み酸化膜２の厚さｔ５が薄
くなることによる寄生容量の増大が生じ、ＳＯＩ型半導
体素子の高速動作の障害となる。
膜２の厚さｔ２を厚くすると、埋め込み酸化膜２を通じ
てドレイン電界が能動層３内の電界分布に悪影響を与え
、短チャネル効果が助長されることが明かとなっている
。この問題を改善するために、図１４に示すように能動
層３の直下の埋め込み酸化膜２の厚さｔ４を薄くすると
、ドレイン領域６の埋め込み酸化膜厚さｔ５も薄くなる
。この場合、短チャネル効果を抑制することは可能であ
るが、ドレイン直下の埋め込み酸化膜２の厚さｔ５が薄
くなることによる寄生容量の増大が生じ、ＳＯＩ型半導
体素子の高速動作の障害となる。
【０００６】これに対し、図１５に示すＳＯＩ型半導体
素子は、図１３及び１４に示したＳＯＩ型半導体素子の
問題点を解決するために提案されたものである。図１５
において、１１はシリコン等の単結晶半導体基板、１２
は第１の導電形例えばｐ形の能動層１３と半導体基板１
１とを電気的に絶縁するための埋め込み酸化膜、１４は
ゲート絶縁膜としてのゲート酸化膜である。１５は第２
の導電形例えばｎ形のソース領域、１６は第２の導電形
例えばｎ形のドレイン領域、１７はゲート電極、１８は
配線間を電気的に絶縁するための絶縁膜、１９はソース
電極、２０はドレイン電極、２１は前記酸化膜１２中に
埋め込まれた埋め込み電極である。
素子は、図１３及び１４に示したＳＯＩ型半導体素子の
問題点を解決するために提案されたものである。図１５
において、１１はシリコン等の単結晶半導体基板、１２
は第１の導電形例えばｐ形の能動層１３と半導体基板１
１とを電気的に絶縁するための埋め込み酸化膜、１４は
ゲート絶縁膜としてのゲート酸化膜である。１５は第２
の導電形例えばｎ形のソース領域、１６は第２の導電形
例えばｎ形のドレイン領域、１７はゲート電極、１８は
配線間を電気的に絶縁するための絶縁膜、１９はソース
電極、２０はドレイン電極、２１は前記酸化膜１２中に
埋め込まれた埋め込み電極である。
【０００７】この図１５に示すＳＯＩ型半導体素子の特
徴は、能動層３の直下の埋め込み酸化膜１２の内部に新
たに埋め込み電極２１を設けたものである。このように
構成することによって、ドレイン領域１６直下の埋め込
み酸化膜厚さｔ７は厚く、能動層３直下の埋め込み酸化
膜厚さｔ６は薄くすることが可能となる。従って、ドレ
イン領域の寄生容量の低減と短チャネル効果の抑制とを
共に実現することができ、ＳＯＩ型半導体素子の高速化
と微細化を同時に達成できる。
徴は、能動層３の直下の埋め込み酸化膜１２の内部に新
たに埋め込み電極２１を設けたものである。このように
構成することによって、ドレイン領域１６直下の埋め込
み酸化膜厚さｔ７は厚く、能動層３直下の埋め込み酸化
膜厚さｔ６は薄くすることが可能となる。従って、ドレ
イン領域の寄生容量の低減と短チャネル効果の抑制とを
共に実現することができ、ＳＯＩ型半導体素子の高速化
と微細化を同時に達成できる。
【０００８】図１６は、図１５に示されたＳＯＩ型半導
体素子の従来の製造方法を示したものである。これは、
１９９０年に米国電子技術者協会（ＩＥＥＥ）が開催し
た国際会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ）で報告された
ものである（著者：Ｊ． Ｐ． Ｃｏｌｉｎｇｅ， Ｍ
．Ｈ．Ｇａｏ， Ａ．Ｒｏｍａｎｏ−Ｒｏｄｒｉｇｕｅ
ｚ，ａｎｄ Ｃ． Ｃｌａｅｓ． 題名：Ｓｉｌｉｃｏ
ｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ ”Ｇａｔｅ−Ａｌｌ−
Ａｒｏｕｎｄ Ｄｅｖｉｃｅ”． ｐｐ．５９５−５９
８）。
体素子の従来の製造方法を示したものである。これは、
１９９０年に米国電子技術者協会（ＩＥＥＥ）が開催し
た国際会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ）で報告された
ものである（著者：Ｊ． Ｐ． Ｃｏｌｉｎｇｅ， Ｍ
．Ｈ．Ｇａｏ， Ａ．Ｒｏｍａｎｏ−Ｒｏｄｒｉｇｕｅ
ｚ，ａｎｄ Ｃ． Ｃｌａｅｓ． 題名：Ｓｉｌｉｃｏ
ｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ ”Ｇａｔｅ−Ａｌｌ−
Ａｒｏｕｎｄ Ｄｅｖｉｃｅ”． ｐｐ．５９５−５９
８）。
【０００９】図１６において、まず同図（ａ）に示すよ
うに、例えばシリコン半導体基板２２中にシリコン酸化
膜２３が埋め込まれて該シリコン酸化膜２３上に第１の
シリコン半導体層２４を有するシリコン半導体基板を用
意する。次に図１６（ｂ）に示すように、前記第１のシ
リコン半導体層２４を、例えば異方性プラズマエッチン
グ等により所定の寸法に加工し、シリコン半導体層２４
ａを形成する。次に図１６（ｃ）に示すように、上記半
導体基板の主面側にレジストを塗布し、露光現，現像に
よって半導体領域２４ａ端部の埋め込み酸化膜を露出さ
せる。 その後、この酸化膜を例えば弗化水素酸でエッチングし
て、シリコン半導体層２４ａ直下の埋め込み酸化膜のみ
を除去し、空洞状の溝２５を形成する。なお、同図中２
３ａはこの溝形成後の埋め込み酸化膜を示している。
うに、例えばシリコン半導体基板２２中にシリコン酸化
膜２３が埋め込まれて該シリコン酸化膜２３上に第１の
シリコン半導体層２４を有するシリコン半導体基板を用
意する。次に図１６（ｂ）に示すように、前記第１のシ
リコン半導体層２４を、例えば異方性プラズマエッチン
グ等により所定の寸法に加工し、シリコン半導体層２４
ａを形成する。次に図１６（ｃ）に示すように、上記半
導体基板の主面側にレジストを塗布し、露光現，現像に
よって半導体領域２４ａ端部の埋め込み酸化膜を露出さ
せる。 その後、この酸化膜を例えば弗化水素酸でエッチングし
て、シリコン半導体層２４ａ直下の埋め込み酸化膜のみ
を除去し、空洞状の溝２５を形成する。なお、同図中２
３ａはこの溝形成後の埋め込み酸化膜を示している。
【００１０】次に図１６（ｄ）に示すように、前記シリ
コン半導体基板の主面側を酸化性雰囲気に晒して、シリ
コン半導体層２４ａの周囲を酸化して酸化膜２７ａ，２
７ｂ，２７ｃを形成する。その後、例えば化学的気相成
長法（ＣＶＤ法）等の手法により、シリコン半導体基板
２２の主面側にゲート電極として使用するシリコン半導
体層２６を堆積する。このときＣＶＤ法を採用すること
により、溝２５内部にもシリコン半導体２６を埋め込む
ことができる。最後に、図１６（ｅ）に示すように、半
導体基板上のシリコン半導体層２６を所定の寸法に加工
してゲート電極２６ａを形成し、引き続き例えばイオン
注入法等により、ｎ形のソース及びドレイン領域２８，
２９を形成する。その後電極形成を行えば、図１５に示
したようなＳＯＩ型半導体素子を構成することができる
。なお、同図中２４ａはソース領域２８とドレイン領域
２９との間のｐ形能動層を示している。
コン半導体基板の主面側を酸化性雰囲気に晒して、シリ
コン半導体層２４ａの周囲を酸化して酸化膜２７ａ，２
７ｂ，２７ｃを形成する。その後、例えば化学的気相成
長法（ＣＶＤ法）等の手法により、シリコン半導体基板
２２の主面側にゲート電極として使用するシリコン半導
体層２６を堆積する。このときＣＶＤ法を採用すること
により、溝２５内部にもシリコン半導体２６を埋め込む
ことができる。最後に、図１６（ｅ）に示すように、半
導体基板上のシリコン半導体層２６を所定の寸法に加工
してゲート電極２６ａを形成し、引き続き例えばイオン
注入法等により、ｎ形のソース及びドレイン領域２８，
２９を形成する。その後電極形成を行えば、図１５に示
したようなＳＯＩ型半導体素子を構成することができる
。なお、同図中２４ａはソース領域２８とドレイン領域
２９との間のｐ形能動層を示している。
【００１１】
【発明が解決しようとする課題】しかしながら、上記の
製造方法では、図１６（ｃ）に示しているように、埋め
込み酸化膜２３ａの除去幅ｈを直接制御することができ
ないだけでなく、その寸法が再現しにくい。一方、図１
６（ｅ）に示しているように、埋め込み酸化膜２３ａ内
のゲート電極２６ａつまり埋め込み電極はドレイン，ソ
ース領域２８及び２９とそれぞれ距離にしてｌＤ，ｌＳ
だけ重なっている。この重なりが大きいほどＳＯＩ半導
体素子の寄生容量が増大し高速動作の障害となることが
よく知られており、上記製造方法では、ゲート長を短縮
化するに従ってこの部分の寄生容量の増大が深刻となる
。
製造方法では、図１６（ｃ）に示しているように、埋め
込み酸化膜２３ａの除去幅ｈを直接制御することができ
ないだけでなく、その寸法が再現しにくい。一方、図１
６（ｅ）に示しているように、埋め込み酸化膜２３ａ内
のゲート電極２６ａつまり埋め込み電極はドレイン，ソ
ース領域２８及び２９とそれぞれ距離にしてｌＤ，ｌＳ
だけ重なっている。この重なりが大きいほどＳＯＩ半導
体素子の寄生容量が増大し高速動作の障害となることが
よく知られており、上記製造方法では、ゲート長を短縮
化するに従ってこの部分の寄生容量の増大が深刻となる
。
【００１２】また、上記製造方法では埋め込み酸化膜２
３の一部を除去して空洞化するため、酸化膜２７ｂの厚
さがゲート酸化膜２７ｃと等しい。従って、ゲート電極
２６ａと半導体基板２２との間の寄生容量も著しく増大
し、高速動作の障害となる。このように、この種のＳＯ
Ｉ型半導体素子は、いくつかの大きな特長を持ちながら
も、同時に上記のような問題点を持つためにまだ実用化
されるに至っていない。
３の一部を除去して空洞化するため、酸化膜２７ｂの厚
さがゲート酸化膜２７ｃと等しい。従って、ゲート電極
２６ａと半導体基板２２との間の寄生容量も著しく増大
し、高速動作の障害となる。このように、この種のＳＯ
Ｉ型半導体素子は、いくつかの大きな特長を持ちながら
も、同時に上記のような問題点を持つためにまだ実用化
されるに至っていない。
【００１３】本発明はこのような事情に鑑みてなされた
ものであり、その目的は、従来のＳＯＩ型半導体素子の
製造方法において問題となっていた，短チャネル効果の
緩和のために埋め込み絶縁物層を薄層化した場合に寄生
容量と配線容量が増加するためＳＯＩ型半導体素子の高
速動作を実現できないという問題を解決し、大規模集積
回路の高速動作を実現できるＳＯＩ型半導体素子の製造
方法を提供することにある。
ものであり、その目的は、従来のＳＯＩ型半導体素子の
製造方法において問題となっていた，短チャネル効果の
緩和のために埋め込み絶縁物層を薄層化した場合に寄生
容量と配線容量が増加するためＳＯＩ型半導体素子の高
速動作を実現できないという問題を解決し、大規模集積
回路の高速動作を実現できるＳＯＩ型半導体素子の製造
方法を提供することにある。
【００１４】
【課題を解決するための手段】本発明は、埋め込み酸化
膜内部に新たに電極を埋めることによってＳＯＩ型半導
体素子の能動層直下の能動層埋め込み酸化膜の厚さのみ
を薄くし、ドレイン，ソース領域直下の埋め込み酸化膜
の厚さを厚くする構成を取りうることを主要な特徴とす
る。すなわち、本発明によるＳＯＩ型半導体素子の製造
方法は、半導体中に第１の絶縁物層が埋め込まれて該第
１の絶縁物層上に第１の半導体層を有する面を主面に持
つ半導体基板において、第１の半導体層上に所定の寸法
の溝を有する加工マスクを形成したうえ、この加工マス
クにより開口して露出した第１の半導体層をエッチング
して第１の絶縁物層を露出させる。引き続きこの第１の
絶縁物層を所定の深さまでエッチングし、さらに第１の
絶縁物層上面に形成された溝中に上面の高さが第１の半
導体層の底面の高さとほぼ等しくなるように第２の半導
体層を埋め込み電極として形成する。次いでこの第２の
半導体層上に第２の絶縁物層を形成した後、第１の半導
体層の溝において、この溝の側面から半導体層を結晶成
長させて該溝を単結晶半導体で埋める工程を少なくとも
含むものである。
膜内部に新たに電極を埋めることによってＳＯＩ型半導
体素子の能動層直下の能動層埋め込み酸化膜の厚さのみ
を薄くし、ドレイン，ソース領域直下の埋め込み酸化膜
の厚さを厚くする構成を取りうることを主要な特徴とす
る。すなわち、本発明によるＳＯＩ型半導体素子の製造
方法は、半導体中に第１の絶縁物層が埋め込まれて該第
１の絶縁物層上に第１の半導体層を有する面を主面に持
つ半導体基板において、第１の半導体層上に所定の寸法
の溝を有する加工マスクを形成したうえ、この加工マス
クにより開口して露出した第１の半導体層をエッチング
して第１の絶縁物層を露出させる。引き続きこの第１の
絶縁物層を所定の深さまでエッチングし、さらに第１の
絶縁物層上面に形成された溝中に上面の高さが第１の半
導体層の底面の高さとほぼ等しくなるように第２の半導
体層を埋め込み電極として形成する。次いでこの第２の
半導体層上に第２の絶縁物層を形成した後、第１の半導
体層の溝において、この溝の側面から半導体層を結晶成
長させて該溝を単結晶半導体で埋める工程を少なくとも
含むものである。
【００１５】
【作用】本発明においては、ＳＯＩ型半導体素子の能動
層直下の埋め込み酸化膜を薄くして短チャネル効果を十
分抑制できるだけでなく、ドレイン，ソース領域直下の
埋め込み酸化膜を十分厚くできる。そのため、ＳＯＩ型
半導体素子のドレイン，ソース領域の寄生容量を十分低
減できるとともに、埋め込み電極の寸法を自在に制御す
ることができる。これにより、埋め込み電極の寄生容量
を最小限に抑えることができるので、集積回路の大規模
化と動作の高速化を共に実現できる。
層直下の埋め込み酸化膜を薄くして短チャネル効果を十
分抑制できるだけでなく、ドレイン，ソース領域直下の
埋め込み酸化膜を十分厚くできる。そのため、ＳＯＩ型
半導体素子のドレイン，ソース領域の寄生容量を十分低
減できるとともに、埋め込み電極の寸法を自在に制御す
ることができる。これにより、埋め込み電極の寄生容量
を最小限に抑えることができるので、集積回路の大規模
化と動作の高速化を共に実現できる。
【００１６】
【実施例】図１〜図１２は、本発明によるＳＯＩ型半導
体素子の製造方法の一実施例を示す工程断面図である。 本発明の製造方法では、まず図１に示すように、例えば
シリコン半導体３１中に第１の絶縁物層、例えばシリコ
ン酸化物３２が埋め込まれて該酸化物３２上に第１のシ
リコン半導体層３３を有する半導体基板を用意する。そ
の後、この半導体基板の主面側に例えばシリコン酸化膜
３４を形成し、引き続いてシリコン酸化膜３４上に例え
ばシリコン窒化膜のような耐酸化性絶縁膜３５を堆積す
る。
体素子の製造方法の一実施例を示す工程断面図である。 本発明の製造方法では、まず図１に示すように、例えば
シリコン半導体３１中に第１の絶縁物層、例えばシリコ
ン酸化物３２が埋め込まれて該酸化物３２上に第１のシ
リコン半導体層３３を有する半導体基板を用意する。そ
の後、この半導体基板の主面側に例えばシリコン酸化膜
３４を形成し、引き続いてシリコン酸化膜３４上に例え
ばシリコン窒化膜のような耐酸化性絶縁膜３５を堆積す
る。
【００１７】次に図２に示すように、上記半導体基板の
主面側にレジスト３６を塗布した後露光して、所定の寸
法ｄ１のレジストの溝パタンを形成する。その後このレ
ジストをマスクに耐酸化性絶縁膜３５，シリコン酸化膜
３４，シリコン半導体層３３を例えば異方性プラズマエ
ッチング法等によりエッチングし、更に埋め込み酸化膜
３２を所定の深さｄ２だけエッチングして溝３７を形成
する。なお、同図において３５ａ，３４ａ，３２ａ及び
３３ａは、この溝加工後の各々の耐酸化性絶縁膜，シリ
コン酸化膜，埋め込み酸化膜及びシリコン半導体層を示
している。次に図３に示すように、レジスト３６を除去
した後、この半導体基板の主面側を酸化性雰囲気に晒し
て、シリコン半導体層３３ａの露出面に酸化膜３８を形
成し、引き続いて該半導体基板の主面側に例えばシリコ
ン窒化膜のような絶縁膜３９を堆積し、更にこの絶縁膜
３９上に溝３７を埋めるに必要な膜厚の例えばシリコン
半導体４０を第２の半導体層として堆積する。
主面側にレジスト３６を塗布した後露光して、所定の寸
法ｄ１のレジストの溝パタンを形成する。その後このレ
ジストをマスクに耐酸化性絶縁膜３５，シリコン酸化膜
３４，シリコン半導体層３３を例えば異方性プラズマエ
ッチング法等によりエッチングし、更に埋め込み酸化膜
３２を所定の深さｄ２だけエッチングして溝３７を形成
する。なお、同図において３５ａ，３４ａ，３２ａ及び
３３ａは、この溝加工後の各々の耐酸化性絶縁膜，シリ
コン酸化膜，埋め込み酸化膜及びシリコン半導体層を示
している。次に図３に示すように、レジスト３６を除去
した後、この半導体基板の主面側を酸化性雰囲気に晒し
て、シリコン半導体層３３ａの露出面に酸化膜３８を形
成し、引き続いて該半導体基板の主面側に例えばシリコ
ン窒化膜のような絶縁膜３９を堆積し、更にこの絶縁膜
３９上に溝３７を埋めるに必要な膜厚の例えばシリコン
半導体４０を第２の半導体層として堆積する。
【００１８】次に図４に示すように、堆積したシリコン
半導体層４０を例えば異方性プラズマエッチング法等に
よりエッチングして溝３７の内部にのみに残す。この時
、その溝内部に残存したシリコン半導体層４０ａは埋め
込み電極としてその上面の高さを可能な限り半導体層３
３ａの底面の高さに揃える。その後、露出したシリコン
窒化膜３９を、堆積した膜厚分だけエッチングして酸化
膜３８を露出させる。なお、同図中３９ａは溝内部に残
存している絶縁膜を示している。次に図５に示すように
、半導体層３３ａ側面の酸化膜３８を除去して半導体層
３３ａの側面を露出させ、その後、該半導体基板の主面
側に例えばシリコン窒化膜のような耐酸化性絶縁膜４１
を堆積する。
半導体層４０を例えば異方性プラズマエッチング法等に
よりエッチングして溝３７の内部にのみに残す。この時
、その溝内部に残存したシリコン半導体層４０ａは埋め
込み電極としてその上面の高さを可能な限り半導体層３
３ａの底面の高さに揃える。その後、露出したシリコン
窒化膜３９を、堆積した膜厚分だけエッチングして酸化
膜３８を露出させる。なお、同図中３９ａは溝内部に残
存している絶縁膜を示している。次に図５に示すように
、半導体層３３ａ側面の酸化膜３８を除去して半導体層
３３ａの側面を露出させ、その後、該半導体基板の主面
側に例えばシリコン窒化膜のような耐酸化性絶縁膜４１
を堆積する。
【００１９】次に図６に示すように、例えば異方性プラ
ズマエッチング法等により半導体基板の主面側のシリコ
ン窒化膜４１をエッチングして、シリコン半導体層４０
ａの上面を露出させると共に、シリコン半導体層３３ａ
の側面にシリコン窒化膜４１ａを残す。次に図７に示す
ように、前記半導体基板の主面側を酸化性雰囲気に晒し
てシリコン半導体層４０ａの上面にシリコン酸化膜４２
を第２の絶縁物層として形成する。その後、シリコン窒
化膜４１ａ及び３５ａを除去して、シリコン酸化膜３４
ａを露出させると共に、シリコン半導体３３ａの側面も
露出させる。
ズマエッチング法等により半導体基板の主面側のシリコ
ン窒化膜４１をエッチングして、シリコン半導体層４０
ａの上面を露出させると共に、シリコン半導体層３３ａ
の側面にシリコン窒化膜４１ａを残す。次に図７に示す
ように、前記半導体基板の主面側を酸化性雰囲気に晒し
てシリコン半導体層４０ａの上面にシリコン酸化膜４２
を第２の絶縁物層として形成する。その後、シリコン窒
化膜４１ａ及び３５ａを除去して、シリコン酸化膜３４
ａを露出させると共に、シリコン半導体３３ａの側面も
露出させる。
【００２０】次に図８に示すように、この半導体基板の
主面側の溝３７ａが埋まるに必要な厚さの非晶質シリコ
ン４３を堆積する。次に図９に示すように、前記半導体
基板の主面側の非晶質シリコン４３を例えば異方性プラ
ズマエッチング法等によりエッチングして、溝３７ａ中
にのみ残す。この時、その溝３７ａ中の非晶質シリコン
４３ａはその上表面の高さをできるだけ半導体層３３ａ
の上面の高さに揃える。
主面側の溝３７ａが埋まるに必要な厚さの非晶質シリコ
ン４３を堆積する。次に図９に示すように、前記半導体
基板の主面側の非晶質シリコン４３を例えば異方性プラ
ズマエッチング法等によりエッチングして、溝３７ａ中
にのみ残す。この時、その溝３７ａ中の非晶質シリコン
４３ａはその上表面の高さをできるだけ半導体層３３ａ
の上面の高さに揃える。
【００２１】次に図１０に示すように、非晶質シリコン
層４３ａがシリコン層３３ａの側面から固相エピタキシ
ャル成長を起こす５００℃〜６００℃の温度で所定の時
間熱処理し、非晶質シリコン層４３ａを単結晶化させる
。この時、形成されたシリコン半導体層を符号３３ｂで
示す。その後、シリコン酸化膜３４ａを除去したのち、
再びシリコン半導体層３３ｂの表面に酸化膜４４を形成
する。ここで、前記図８から図１０に至る工程において
、半導体基板の主面において例えばエピタキシャル・ラ
テラル・オーバグロース法（化学的気相成長法に基づい
た選択的横方向エピタキシャル成長法）によりシリコン
半導体層３３ｂの溝部３７ａを直接単結晶シリコン層で
埋めても構わない。
層４３ａがシリコン層３３ａの側面から固相エピタキシ
ャル成長を起こす５００℃〜６００℃の温度で所定の時
間熱処理し、非晶質シリコン層４３ａを単結晶化させる
。この時、形成されたシリコン半導体層を符号３３ｂで
示す。その後、シリコン酸化膜３４ａを除去したのち、
再びシリコン半導体層３３ｂの表面に酸化膜４４を形成
する。ここで、前記図８から図１０に至る工程において
、半導体基板の主面において例えばエピタキシャル・ラ
テラル・オーバグロース法（化学的気相成長法に基づい
た選択的横方向エピタキシャル成長法）によりシリコン
半導体層３３ｂの溝部３７ａを直接単結晶シリコン層で
埋めても構わない。
【００２２】次に図１１に示すように、シリコン半導体
層３３ｂを所定の寸法に加工して能動層４５を形成し、
その後、例えばイオン注入法により能動層４５を第１導
電形例えばｐ形の半導体層に変え、その能動層４５の表
面を酸化してゲート酸化膜４６を形成する。最後に図１
２に示すように、ゲート電極４７を形成したうえ、イオ
ン注入法により第２導電形例えばｎ形のソース及びドレ
イン領域４８，４９を形成し、引き続いて絶縁膜５０を
堆積した後、コンタクトホールを開口して、ソース電極
５１，ドレイン電５２を形成することにより、図示する
構造のＳＯＩ型半導体素子を完成する。なお、同図中４
５ａはソース領域４８とドレイン領域４９との間のｐ形
能動層を示している。
層３３ｂを所定の寸法に加工して能動層４５を形成し、
その後、例えばイオン注入法により能動層４５を第１導
電形例えばｐ形の半導体層に変え、その能動層４５の表
面を酸化してゲート酸化膜４６を形成する。最後に図１
２に示すように、ゲート電極４７を形成したうえ、イオ
ン注入法により第２導電形例えばｎ形のソース及びドレ
イン領域４８，４９を形成し、引き続いて絶縁膜５０を
堆積した後、コンタクトホールを開口して、ソース電極
５１，ドレイン電５２を形成することにより、図示する
構造のＳＯＩ型半導体素子を完成する。なお、同図中４
５ａはソース領域４８とドレイン領域４９との間のｐ形
能動層を示している。
【００２３】このように本実施例の製造方法では、ＳＯ
Ｉ型半導体素子の能動層４５ａ直下のシリコン酸化膜４
２を埋め込み酸化膜として薄く形成することにより、短
チャネル効果を十分抑制できるだけでなく、ドレイン，
ソース領域４８及び４９直下の埋め込み酸化膜３２ａを
十分厚くできるため、ＳＯＩ型半導体素子のドレイン，
ソース領域の寄生容量を十分低減することができる。更
に、シリコン半導体相０ａつまり埋め込み電極４０ａの
寸法を自在に制御できるので、その埋め込み電極の寄生
容量を最小限に抑えることが可能になり、集積回路の大
規模化と動作の高速化を共に実現することができる。
Ｉ型半導体素子の能動層４５ａ直下のシリコン酸化膜４
２を埋め込み酸化膜として薄く形成することにより、短
チャネル効果を十分抑制できるだけでなく、ドレイン，
ソース領域４８及び４９直下の埋め込み酸化膜３２ａを
十分厚くできるため、ＳＯＩ型半導体素子のドレイン，
ソース領域の寄生容量を十分低減することができる。更
に、シリコン半導体相０ａつまり埋め込み電極４０ａの
寸法を自在に制御できるので、その埋め込み電極の寄生
容量を最小限に抑えることが可能になり、集積回路の大
規模化と動作の高速化を共に実現することができる。
【００２４】
【発明の効果】以上説明したように本発明によれば、以
下の効果を得ることができる。 （ｉ）厚い埋め込み酸化膜を有する半導体基板を用いて
ＳＯＩ型半導体素子を構成する場合において、ＳＯＩ型
半導体素子の能動層直下のみを比較的薄い絶縁膜にて形
成でき、かつドレイン，ソース領域の寄生容量の増大を
防止できるため、集積回路の動作の高速化を図りつつ、
ＳＯＩ型半導体素子の微細化を図れる。 （ｉｉ）埋め込み電極長を自由に設計できるので、埋め
込み電極とソース，ドレイン領域の重なりを解消でき、
寄生容量の増大を抑制できる。
下の効果を得ることができる。 （ｉ）厚い埋め込み酸化膜を有する半導体基板を用いて
ＳＯＩ型半導体素子を構成する場合において、ＳＯＩ型
半導体素子の能動層直下のみを比較的薄い絶縁膜にて形
成でき、かつドレイン，ソース領域の寄生容量の増大を
防止できるため、集積回路の動作の高速化を図りつつ、
ＳＯＩ型半導体素子の微細化を図れる。 （ｉｉ）埋め込み電極長を自由に設計できるので、埋め
込み電極とソース，ドレイン領域の重なりを解消でき、
寄生容量の増大を抑制できる。
【００２５】（ｉｉｉ）埋め込み電極を形成する深さを
自由に設計できるので、埋め込み電極が新たにもたらす
寄生容量の増大を抑制することができる。 （ｉｖ）本発明の製造方法で構成したＳＯＩ型半導体素
子では、埋め込み電極とソース，ドレイン領域との重な
りによる寄生容量を極力抑えることが可能であり、従来
の製造方法によるＳＯＩ型半導体素子よりも動作を高速
化できる。
自由に設計できるので、埋め込み電極が新たにもたらす
寄生容量の増大を抑制することができる。 （ｉｖ）本発明の製造方法で構成したＳＯＩ型半導体素
子では、埋め込み電極とソース，ドレイン領域との重な
りによる寄生容量を極力抑えることが可能であり、従来
の製造方法によるＳＯＩ型半導体素子よりも動作を高速
化できる。
【図１】本発明の製造方法の一実施例を示す一工程断面
図である。
図である。
【図２】本実施例の図１の工程後の一工程断面図である
。
。
【図３】本実施例の図２の工程後の一工程断面図である
。
。
【図４】本実施例の図３の工程後の一工程断面図である
。
。
【図５】本実施例の図４の工程後の一工程断面図である
。
。
【図６】本実施例の図５の工程後の一工程断面図である
。
。
【図７】本実施例の図６の工程後の一工程断面図である
。
。
【図８】本実施例の図７の工程後の一工程断面図である
。
。
【図９】本実施例の図８の工程後の一工程断面図である
。
。
【図１０】本実施例の図９の工程後の一工程断面図であ
る。
る。
【図１１】本実施例の図１０の工程後の一工程断面図で
ある。
ある。
【図１２】本実施例の図１１の工程後の一工程断面図で
ある。
ある。
【図１３】従来のＳＯＩ型半導体素子の一例を示す構造
断面図である。
断面図である。
【図１４】従来のＳＯＩ型半導体素子の別の例を示す図
１３相当の構造断面図である。
１３相当の構造断面図である。
【図１５】図１３及び図１４に示したＳＯＩ型半導体素
子の問題点を解決するために提案されたＳＯＩ型半導体
素子の一例を示す構造断面図である。
子の問題点を解決するために提案されたＳＯＩ型半導体
素子の一例を示す構造断面図である。
【図１６】図１５に示したＳＯＩ型半導体素子の従来の
製造方法の一例を示す工程断面図である。
製造方法の一例を示す工程断面図である。
３１ シリコン半導体
３２，３２ａ シリコン酸化物（第１の絶縁物層）３
３，３３ａ，３３ｂ シリコン半導体層（第１の半導
体層） ３７ 埋め込み用溝 ３９ａ 絶縁膜 ４０，４０ａ シリコン半導体層（埋め込み電極）４
２ シリコン酸化膜（第２の絶縁物層）４３ａ 非
晶質シリコン ４５ａ 能動層 ４６ ゲート酸化膜 ４７ ゲート電極 ４８ ソース領域 ４９ ドレイン領域
３，３３ａ，３３ｂ シリコン半導体層（第１の半導
体層） ３７ 埋め込み用溝 ３９ａ 絶縁膜 ４０，４０ａ シリコン半導体層（埋め込み電極）４
２ シリコン酸化膜（第２の絶縁物層）４３ａ 非
晶質シリコン ４５ａ 能動層 ４６ ゲート酸化膜 ４７ ゲート電極 ４８ ソース領域 ４９ ドレイン領域
Claims (1)
- 【請求項１】 半導体中に第１の絶縁物層が埋め込ま
れて該第１の絶縁物層上に第１の半導体層を有する面を
主面に持つ半導体基板において、第１の半導体層上に所
定の寸法の溝を有する加工マスクを形成する工程と、該
加工マスクにより開口して露出した第１の半導体層をエ
ッチングして第１の絶縁物層を露出させ、引続き第１の
絶縁物層を所定の深さまでエッチングする工程と、前記
第１の絶縁物層上面に形成された溝中に上面の高さが該
第１の半導体層の底面の高さとほぼ等しくなるように第
２の半導体層を埋め込み電極として形成する工程と、前
記第２の半導体層上に第２の絶縁物層を形成する工程と
、前記第１の半導体層の溝において、その溝の側面から
半導体層を結晶成長させて該溝を単結晶半導体で埋める
工程とを含むことを特徴とするＳＯＩ型半導体素子の製
造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3132227A JP2603886B2 (ja) | 1991-05-09 | 1991-05-09 | 薄層ｓｏｉ型絶縁ゲート型電界効果トランジスタの製造方法 |
| US07/877,446 US5188973A (en) | 1991-05-09 | 1992-04-30 | Method of manufacturing SOI semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3132227A JP2603886B2 (ja) | 1991-05-09 | 1991-05-09 | 薄層ｓｏｉ型絶縁ゲート型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04334030A true JPH04334030A (ja) | 1992-11-20 |
| JP2603886B2 JP2603886B2 (ja) | 1997-04-23 |
Family
ID=15076356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3132227A Expired - Lifetime JP2603886B2 (ja) | 1991-05-09 | 1991-05-09 | 薄層ｓｏｉ型絶縁ゲート型電界効果トランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5188973A (ja) |
| JP (1) | JP2603886B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316296B1 (en) | 1999-05-28 | 2001-11-13 | Agency Of Industrial Science & Technology, Ministry Of International Trade & Industry | Field-effect transistor and method of manufacturing same |
| JP2010034363A (ja) * | 2008-07-30 | 2010-02-12 | Renesas Technology Corp | 半導体装置の製造方法 |
Families Citing this family (51)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5459347A (en) * | 1991-12-30 | 1995-10-17 | Nippon Telegraph And Telephone Corporation | Method of making field-effect semiconductor device on SOI |
| KR950007358B1 (ko) * | 1992-07-01 | 1995-07-10 | 현대전자산업주식회사 | 박막트랜지스터의 제조방법 |
| KR960002088B1 (ko) * | 1993-02-17 | 1996-02-10 | 삼성전자주식회사 | 에스오아이(SOI : silicon on insulator) 구조의 반도체 장치 제조방법 |
| US7465679B1 (en) * | 1993-02-19 | 2008-12-16 | Semiconductor Energy Laboratory Co., Ltd. | Insulating film and method of producing semiconductor device |
| US5314841A (en) * | 1993-04-30 | 1994-05-24 | International Business Machines Corporation | Method of forming a frontside contact to the silicon substrate of a SOI wafer |
| KR100305877B1 (ko) * | 1993-08-19 | 2001-12-15 | 김영환 | 반도체박막트랜지스터(tft)제조방법 |
| JP3460863B2 (ja) * | 1993-09-17 | 2003-10-27 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5593928A (en) * | 1993-11-30 | 1997-01-14 | Lg Semicon Co., Ltd. | Method of making a semiconductor device having floating source and drain regions |
| US5482871A (en) * | 1994-04-15 | 1996-01-09 | Texas Instruments Incorporated | Method for forming a mesa-isolated SOI transistor having a split-process polysilicon gate |
| US5405795A (en) * | 1994-06-29 | 1995-04-11 | International Business Machines Corporation | Method of forming a SOI transistor having a self-aligned body contact |
| US5604368A (en) * | 1994-07-15 | 1997-02-18 | International Business Machines Corporation | Self-aligned double-gate MOSFET by selective lateral epitaxy |
| KR0135147B1 (ko) * | 1994-07-21 | 1998-04-22 | 문정환 | 트랜지스터 제조방법 |
| US5497019A (en) * | 1994-09-22 | 1996-03-05 | The Aerospace Corporation | Silicon-on-insulator gate-all-around MOSFET devices and fabrication methods |
| JP3497627B2 (ja) * | 1994-12-08 | 2004-02-16 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US5886376A (en) * | 1996-07-01 | 1999-03-23 | International Business Machines Corporation | EEPROM having coplanar on-insulator FET and control gate |
| US5661051A (en) * | 1996-10-09 | 1997-08-26 | National Science Council | Method for fabricating a polysilicon transistor having a buried-gate structure |
| US6057212A (en) * | 1998-05-04 | 2000-05-02 | International Business Machines Corporation | Method for making bonded metal back-plane substrates |
| US6207530B1 (en) | 1998-06-19 | 2001-03-27 | International Business Machines Corporation | Dual gate FET and process |
| FR2799305B1 (fr) * | 1999-10-05 | 2004-06-18 | St Microelectronics Sa | Procede de fabrication d'un dispositif semi-conducteur a grille enveloppante et dispositif obtenu |
| US6461918B1 (en) | 1999-12-20 | 2002-10-08 | Fairchild Semiconductor Corporation | Power MOS device with improved gate charge performance |
| WO2001065609A1 (en) * | 2000-02-29 | 2001-09-07 | Koninklijke Philips Electronics N.V. | Semiconductor device and method of manufacturing same |
| DE10045045C2 (de) * | 2000-09-12 | 2002-09-19 | Infineon Technologies Ag | Herstellungsverfahren von Feldeffekttransistoren in integrierten Halbleiterschaltungen |
| US7345342B2 (en) * | 2001-01-30 | 2008-03-18 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| US7189997B2 (en) | 2001-03-27 | 2007-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6982194B2 (en) * | 2001-03-27 | 2006-01-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6740938B2 (en) * | 2001-04-16 | 2004-05-25 | Semiconductor Energy Laboratory Co., Ltd. | Transistor provided with first and second gate electrodes with channel region therebetween |
| JP3983019B2 (ja) * | 2001-08-24 | 2007-09-26 | シャープ株式会社 | 埋め込み構造を有する基板の製造方法および表示装置の製造方法 |
| US7061066B2 (en) | 2001-10-17 | 2006-06-13 | Fairchild Semiconductor Corporation | Schottky diode using charge balance structure |
| US7078296B2 (en) | 2002-01-16 | 2006-07-18 | Fairchild Semiconductor Corporation | Self-aligned trench MOSFETs and methods for making the same |
| KR100859701B1 (ko) * | 2002-02-23 | 2008-09-23 | 페어차일드코리아반도체 주식회사 | 고전압 수평형 디모스 트랜지스터 및 그 제조 방법 |
| KR100470832B1 (ko) * | 2002-08-12 | 2005-03-10 | 한국전자통신연구원 | 두께가 얇은 ｓｏｉ층을 이용한 쇼트키 장벽 관통트랜지스터 및 그 제조방법 |
| US7576388B1 (en) * | 2002-10-03 | 2009-08-18 | Fairchild Semiconductor Corporation | Trench-gate LDMOS structures |
| US7078773B2 (en) * | 2002-12-23 | 2006-07-18 | International Business Machines Corporation | Nitride-encapsulated FET (NNCFET) |
| US6946696B2 (en) * | 2002-12-23 | 2005-09-20 | International Business Machines Corporation | Self-aligned isolation double-gate FET |
| JP4178296B2 (ja) * | 2003-03-28 | 2008-11-12 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| US7638841B2 (en) | 2003-05-20 | 2009-12-29 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| US7368777B2 (en) * | 2003-12-30 | 2008-05-06 | Fairchild Semiconductor Corporation | Accumulation device with charge balance structure and method of forming the same |
| US7352036B2 (en) * | 2004-08-03 | 2008-04-01 | Fairchild Semiconductor Corporation | Semiconductor power device having a top-side drain using a sinker trench |
| US7265415B2 (en) * | 2004-10-08 | 2007-09-04 | Fairchild Semiconductor Corporation | MOS-gated transistor with reduced miller capacitance |
| AT504998A2 (de) | 2005-04-06 | 2008-09-15 | Fairchild Semiconductor | Trenched-gate-feldeffekttransistoren und verfahren zum bilden derselben |
| US7709313B2 (en) * | 2005-07-19 | 2010-05-04 | International Business Machines Corporation | High performance capacitors in planar back gates CMOS |
| US7385248B2 (en) * | 2005-08-09 | 2008-06-10 | Fairchild Semiconductor Corporation | Shielded gate field effect transistor with improved inter-poly dielectric |
| KR100711000B1 (ko) * | 2005-11-28 | 2007-04-24 | 동부일렉트로닉스 주식회사 | 이중 게이트를 구비한 모스트랜지스터 및 그 제조방법 |
| US7446374B2 (en) | 2006-03-24 | 2008-11-04 | Fairchild Semiconductor Corporation | High density trench FET with integrated Schottky diode and method of manufacture |
| US7319256B1 (en) | 2006-06-19 | 2008-01-15 | Fairchild Semiconductor Corporation | Shielded gate trench FET with the shield and gate electrodes being connected together |
| US7772668B2 (en) | 2007-12-26 | 2010-08-10 | Fairchild Semiconductor Corporation | Shielded gate trench FET with multiple channels |
| US8174067B2 (en) | 2008-12-08 | 2012-05-08 | Fairchild Semiconductor Corporation | Trench-based power semiconductor devices with increased breakdown voltage characteristics |
| US8432000B2 (en) | 2010-06-18 | 2013-04-30 | Fairchild Semiconductor Corporation | Trench MOS barrier schottky rectifier with a planar surface using CMP techniques |
| US8816503B2 (en) * | 2011-08-29 | 2014-08-26 | Infineon Technologies Austria Ag | Semiconductor device with buried electrode |
| CN104900523B (zh) * | 2014-03-04 | 2018-03-09 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| CN114334627B (zh) * | 2020-09-29 | 2025-05-06 | 长鑫存储技术有限公司 | 氧化层的形成方法及半导体结构 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4277883A (en) * | 1977-12-27 | 1981-07-14 | Raytheon Company | Integrated circuit manufacturing method |
| US4685196A (en) * | 1985-07-29 | 1987-08-11 | Industrial Technology Research Institute | Method for making planar FET having gate, source and drain in the same plane |
| JPH02162740A (ja) * | 1988-12-16 | 1990-06-22 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH02302044A (ja) * | 1989-05-16 | 1990-12-14 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1991
- 1991-05-09 JP JP3132227A patent/JP2603886B2/ja not_active Expired - Lifetime
-
1992
- 1992-04-30 US US07/877,446 patent/US5188973A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316296B1 (en) | 1999-05-28 | 2001-11-13 | Agency Of Industrial Science & Technology, Ministry Of International Trade & Industry | Field-effect transistor and method of manufacturing same |
| JP2010034363A (ja) * | 2008-07-30 | 2010-02-12 | Renesas Technology Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5188973A (en) | 1993-02-23 |
| JP2603886B2 (ja) | 1997-04-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2603886B2 (ja) | 薄層ｓｏｉ型絶縁ゲート型電界効果トランジスタの製造方法 | |
| US4803176A (en) | Integrated circuit structure with active device in merged slot and method of making same | |
| JP2539777B2 (ja) | 半導体素子の形成方法 | |
| US5073516A (en) | Selective epitaxial growth process flow for semiconductor technologies | |
| JP3152959B2 (ja) | 半導体装置及びその製造方法 | |
| JP2001024200A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH0348656B2 (ja) | ||
| JP3022714B2 (ja) | 半導体装置およびその製造方法 | |
| JP3127253B2 (ja) | Ｓｏｉ型半導体装置およびその製造方法 | |
| KR100215841B1 (ko) | 바이폴라소자 제조방법 | |
| JPH0974189A (ja) | 半導体装置の製造方法 | |
| KR950004842B1 (ko) | 반도체장치의 제조방법 | |
| JPS6347335B2 (ja) | ||
| JPH0298939A (ja) | 半導体装置の製造方法 | |
| KR100618796B1 (ko) | Ｓｏｉ 모스 트랜지스터의 제조 방법 | |
| JPS62190847A (ja) | 半導体装置の製造方法 | |
| JP2531688B2 (ja) | 半導体装置の製造方法 | |
| KR100197656B1 (ko) | 반도체 에스.오.아이.소자의 제조방법 | |
| JP2550457B2 (ja) | Ｓｏｉ型半導体装置の製造方法 | |
| JP2663371B2 (ja) | 電界効果型半導体装置及びその製造方法 | |
| KR100249022B1 (ko) | 반도체장치의 소자 격리 방법 | |
| JPS59138367A (ja) | 半導体装置 | |
| JPH04294585A (ja) | 縦型ｍｏｓ半導体装置の製造方法 | |
| JPH01214064A (ja) | 絶縁ゲート電界効果トランジスタおよびその製造方法 | |
| JP3207561B2 (ja) | 半導体集積回路およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090129 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090129 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100129 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110129 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110129 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120129 Year of fee payment: 15 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120129 Year of fee payment: 15 |