JPH0348656B2 - - Google Patents
Info
- Publication number
- JPH0348656B2 JPH0348656B2 JP57075831A JP7583182A JPH0348656B2 JP H0348656 B2 JPH0348656 B2 JP H0348656B2 JP 57075831 A JP57075831 A JP 57075831A JP 7583182 A JP7583182 A JP 7583182A JP H0348656 B2 JPH0348656 B2 JP H0348656B2
- Authority
- JP
- Japan
- Prior art keywords
- recess
- semiconductor
- film
- oxide film
- thermal oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/018—Manufacture or treatment of isolation regions comprising dielectric materials using selective deposition of crystalline silicon, e.g. using epitaxial growth of silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、集積形成される半導体素子の周囲に
絶縁物を埋めこんで素子間分離した半導体装置の
製造方法に関する。
絶縁物を埋めこんで素子間分離した半導体装置の
製造方法に関する。
半導体としてシリコンを用いた半導体装置、特
に相補型MOS半導体装置は、低消費電力、高い
ノイズ余裕のために、今後の超高密度化された半
導体装置として極めて有力である。
に相補型MOS半導体装置は、低消費電力、高い
ノイズ余裕のために、今後の超高密度化された半
導体装置として極めて有力である。
従来の相補型MOS（以下CMOSと称する）半導
体装置の欠点は、同一半導体基板上に形成するｎ
チヤネルMOSトランジスタとｐチヤネルMOSト
ランジスタを電気的に分離し、ラツチアツプ現象
を防止するために、これらをたとえば10μｍ以上
離して形成する必要があり、そのために集積度が
向上しないことである。この欠点を改善する試み
として、MOSトランジスタの周辺を酸化物等の
絶縁物質を埋めこんで囲う技術が知られている。
その一例を第１図を用いて説明する。ｎ型のシリ
コンウエハ１１上に通常の写真食刻工程でレジス
トマスク１２を形成し、反応性イオンエツチング
（以下RIEと称する）工程を用いて、素子分離領
域に幅約1.5μｍ、深さ約5μｍの溝１３を形成する
ａ。続いてCVD工程によりウエハ全面に酸化シ
リコン膜１４を堆積し、更にその上に流動性物質
１５、たとえばフオトレジストを塗布して表面を
平坦化するｂ。次に、前記流動性物質１５と酸化
シリコン膜１４のエツチング速度が等しくなる条
件下で、RIEにより半導体ウエハ１１の表面が露
出するまでエツチングして、溝１３内に酸化シリ
コン膜１４を埋め込むｃ。この後再び通常の写真
食刻工程でレジストマスク１６を形成し、ｎチヤ
ネルMOSトランジスタ形成領域に不純物をイオ
ン注入し、ｐ−ウエル１７を形成するｄ。以降は
通常の工程により、ｐ−ウエル１７中にｎ−チヤ
ネルMOSトランジスタを、またこれに隣接する
ｎ型領域にｐチヤネルMOSトランジスタを形成
する。
体装置の欠点は、同一半導体基板上に形成するｎ
チヤネルMOSトランジスタとｐチヤネルMOSト
ランジスタを電気的に分離し、ラツチアツプ現象
を防止するために、これらをたとえば10μｍ以上
離して形成する必要があり、そのために集積度が
向上しないことである。この欠点を改善する試み
として、MOSトランジスタの周辺を酸化物等の
絶縁物質を埋めこんで囲う技術が知られている。
その一例を第１図を用いて説明する。ｎ型のシリ
コンウエハ１１上に通常の写真食刻工程でレジス
トマスク１２を形成し、反応性イオンエツチング
（以下RIEと称する）工程を用いて、素子分離領
域に幅約1.5μｍ、深さ約5μｍの溝１３を形成する
ａ。続いてCVD工程によりウエハ全面に酸化シ
リコン膜１４を堆積し、更にその上に流動性物質
１５、たとえばフオトレジストを塗布して表面を
平坦化するｂ。次に、前記流動性物質１５と酸化
シリコン膜１４のエツチング速度が等しくなる条
件下で、RIEにより半導体ウエハ１１の表面が露
出するまでエツチングして、溝１３内に酸化シリ
コン膜１４を埋め込むｃ。この後再び通常の写真
食刻工程でレジストマスク１６を形成し、ｎチヤ
ネルMOSトランジスタ形成領域に不純物をイオ
ン注入し、ｐ−ウエル１７を形成するｄ。以降は
通常の工程により、ｐ−ウエル１７中にｎ−チヤ
ネルMOSトランジスタを、またこれに隣接する
ｎ型領域にｐチヤネルMOSトランジスタを形成
する。
しかし、この方法では、素子分離のための絶縁
物が埋めこまれる溝１３の幅はRIE工程で形成さ
れるため、たとえば幅1μｍ以下にすることは極
めて困難であり、素子分離領域にとられる面積が
大きく、集積度の向上の観点からはまだ不十分で
ある。また、溝１３はその深さに較べ幅が狭いの
で、絶縁物を完全に埋め込むことができず、内部
に巣が生じ、これが素子の信頼性及び電気的特性
に影響を与える。さらにｐ−ウエル１７を形成す
る工程では、イオン注入用マスクとしてのレジス
トマスク１６は、埋め込まれた酸化シリコン膜１
４と高い精度で位置合わせが実現されなければな
らない。
物が埋めこまれる溝１３の幅はRIE工程で形成さ
れるため、たとえば幅1μｍ以下にすることは極
めて困難であり、素子分離領域にとられる面積が
大きく、集積度の向上の観点からはまだ不十分で
ある。また、溝１３はその深さに較べ幅が狭いの
で、絶縁物を完全に埋め込むことができず、内部
に巣が生じ、これが素子の信頼性及び電気的特性
に影響を与える。さらにｐ−ウエル１７を形成す
る工程では、イオン注入用マスクとしてのレジス
トマスク１６は、埋め込まれた酸化シリコン膜１
４と高い精度で位置合わせが実現されなければな
らない。
この発明は上記の点に鑑み、極めて微小な幅の
素子分離領域に信頼性よく絶縁物を埋め込み、ま
たこの絶縁物により区分される各領域に自己整合
的に所定導電型の半導体領域を形成して、素子の
高密度集積化を可能とした半導体装置の製造方法
を提供することを目的とする。
素子分離領域に信頼性よく絶縁物を埋め込み、ま
たこの絶縁物により区分される各領域に自己整合
的に所定導電型の半導体領域を形成して、素子の
高密度集積化を可能とした半導体装置の製造方法
を提供することを目的とする。
本発明の方法は、半導体ウエハの所定の素子形
成領域に凹部を形成し、この凹部側壁のみ絶縁膜
でおおつた後、この凹部に平坦に単結晶半導体層
を埋め込み、絶縁膜で区分された各半導体領域に
素子を形成することを特徴とする。
成領域に凹部を形成し、この凹部側壁のみ絶縁膜
でおおつた後、この凹部に平坦に単結晶半導体層
を埋め込み、絶縁膜で区分された各半導体領域に
素子を形成することを特徴とする。
本発明によれば、第１に素子分離領域に埋め込
まれる絶縁膜は、半導体ウエハに形成された凹部
の側壁をおおうように例えば熱酸化膜を形成する
ことにより1μｍ以下の厚さにすることも容易で
ある。従つて素子分離領域が半導体ウエハ表面に
占める面積は極めて小さいものとなり、素子の高
密度集積化が可能となる。また第２に細い溝全体
を絶縁膜で埋め込む従来の方法と異なつて、素子
分離領域内部に巣が発生することもなく、信頼性
および電気的分離特性の優れた半導体装置が得ら
れる。また第３に凹部にはエピタキシヤル成長法
などを利用して自己整合的に半導体層を埋め込む
ことにより、絶縁膜で区分された領域を互いに異
なる導電型とする場合にも、従来のように複雑な
マスク合せ工程を要せず、それぞれの素子形成領
域を所望の導電型の半導体層とすることができ
る。第４に、本発明では凹部の側壁のみ絶縁膜で
おおうようにしているので、凹部の底面全体から
結晶化が進み、均質な単結晶半導体層を埋込む事
が出来、バルクに近い素子特性を得る事ができ
る。特に本発明は、CMOS半導体装置に適用す
ることにより、ラツチアツプ現象を確実に防止し
てしかも高密度に集積形成することができるとい
う、大きな効果が得られる。
まれる絶縁膜は、半導体ウエハに形成された凹部
の側壁をおおうように例えば熱酸化膜を形成する
ことにより1μｍ以下の厚さにすることも容易で
ある。従つて素子分離領域が半導体ウエハ表面に
占める面積は極めて小さいものとなり、素子の高
密度集積化が可能となる。また第２に細い溝全体
を絶縁膜で埋め込む従来の方法と異なつて、素子
分離領域内部に巣が発生することもなく、信頼性
および電気的分離特性の優れた半導体装置が得ら
れる。また第３に凹部にはエピタキシヤル成長法
などを利用して自己整合的に半導体層を埋め込む
ことにより、絶縁膜で区分された領域を互いに異
なる導電型とする場合にも、従来のように複雑な
マスク合せ工程を要せず、それぞれの素子形成領
域を所望の導電型の半導体層とすることができ
る。第４に、本発明では凹部の側壁のみ絶縁膜で
おおうようにしているので、凹部の底面全体から
結晶化が進み、均質な単結晶半導体層を埋込む事
が出来、バルクに近い素子特性を得る事ができ
る。特に本発明は、CMOS半導体装置に適用す
ることにより、ラツチアツプ現象を確実に防止し
てしかも高密度に集積形成することができるとい
う、大きな効果が得られる。
第２図は一実施例の製造工程を示す図である。
ｎ型シリコン基板２１1の全面にｐ型層２１2をエ
ピタキシヤル成長させたシリコンウエハ２１を用
意し、その表面に写真食刻工程によりレジストマ
スク２２を形成して、RIE工程により所定の素子
形成領域に凹部２３を形成するａ。凹部２３は急
峻な側壁をもち、またその深さはｐ型層２１2の
厚みより大である。次に、レジストマスク２２を
除去し、凹部２３の側壁のみ絶縁膜を形成する。
この方法は種々あるが本実施例では次の様にして
行なつた。先ず、ウエハ全面に約5000Å厚の熱酸
化膜２４を形成するｂ。次いで、CF4とH2の雰囲
気でRIEを行ない、凹部２３の側壁の酸化膜２４
のみ残して、他を除去するｃ。その場合RIEの特
徴である異方性エツチングを利用することによ
り、図に示すような構造ができるわけである。こ
の後エピタキシヤル成長法により凹部２３の深さ
より厚く全面にｎ型シリコン層２５を形成し、つ
ぎに表面が平坦になるようにレジスト膜２６を塗
布するｄ。その後再びRIEにより、レジスト膜２
６とシリコン層２５のエツチング速度が等しくな
るような条件でｐ型層２１2の表面が露出するま
で均一にエツチングして、凹部２３に平坦にｎ型
シリコン層２５を埋め込むｅ。そして熱酸化膜２
４によつて分離されたｐ、ｎ型各領域に通常のプ
ロセスによつて、ゲート酸化膜２７1，２７2を介
して多結晶シリコンからなるゲート電極２８1，
２８2を形成し、ソース、ドレインとなるn+型層
２９1，２９2およびp+型層３０1，３０2を順次形
成するｆ。最後に図示しないが、CVD酸化膜を
形成し、コンタクトホールをあけて電極配線を形
成してCMOS半導体装置が完成する。
ｎ型シリコン基板２１1の全面にｐ型層２１2をエ
ピタキシヤル成長させたシリコンウエハ２１を用
意し、その表面に写真食刻工程によりレジストマ
スク２２を形成して、RIE工程により所定の素子
形成領域に凹部２３を形成するａ。凹部２３は急
峻な側壁をもち、またその深さはｐ型層２１2の
厚みより大である。次に、レジストマスク２２を
除去し、凹部２３の側壁のみ絶縁膜を形成する。
この方法は種々あるが本実施例では次の様にして
行なつた。先ず、ウエハ全面に約5000Å厚の熱酸
化膜２４を形成するｂ。次いで、CF4とH2の雰囲
気でRIEを行ない、凹部２３の側壁の酸化膜２４
のみ残して、他を除去するｃ。その場合RIEの特
徴である異方性エツチングを利用することによ
り、図に示すような構造ができるわけである。こ
の後エピタキシヤル成長法により凹部２３の深さ
より厚く全面にｎ型シリコン層２５を形成し、つ
ぎに表面が平坦になるようにレジスト膜２６を塗
布するｄ。その後再びRIEにより、レジスト膜２
６とシリコン層２５のエツチング速度が等しくな
るような条件でｐ型層２１2の表面が露出するま
で均一にエツチングして、凹部２３に平坦にｎ型
シリコン層２５を埋め込むｅ。そして熱酸化膜２
４によつて分離されたｐ、ｎ型各領域に通常のプ
ロセスによつて、ゲート酸化膜２７1，２７2を介
して多結晶シリコンからなるゲート電極２８1，
２８2を形成し、ソース、ドレインとなるn+型層
２９1，２９2およびp+型層３０1，３０2を順次形
成するｆ。最後に図示しないが、CVD酸化膜を
形成し、コンタクトホールをあけて電極配線を形
成してCMOS半導体装置が完成する。
この実施例によれば、素子分離に用いられる熱
酸化膜２４は酸化速度（温度、時間によつて決ま
る）によりその膜厚を制御することができるの
で、パターニング精度で素子分離領域の幅が決ま
る従来法に比べて、例えば膜厚を1μｍ以下に制
御して素子分離領域の幅を極めて狭いものとする
ことができ、従つてCMOS半導体装置の高密度
集積化が図られる。また素子分離が安定な熱酸化
膜で行われるため、信頼性、電気的特性に優れた
CMOS半導体装置が得られる。更に、ｐ、ｎの
素子形成領域は、選択拡散によりｐウエルあるい
はｎウエルを形成する従来法と異なり、複雑なマ
スク合せ工程を要せず自己整合的に形成される。
また、凹部２３をｐ型層２１2の厚みより深く形
成することにより、素子分離領域の熱酸化膜２４
が深くなり、ラツチアツプ現象は確実に防止され
ることになる。又、凹部２３の側壁にのみ絶縁膜
２４が形成されているため、エピタキシヤル成長
時に凹部の底面全体から結晶化が進み、均質な単
結晶半導体層を埋込む事が出来、バルクに近い素
子特性を得る事ができる。
酸化膜２４は酸化速度（温度、時間によつて決ま
る）によりその膜厚を制御することができるの
で、パターニング精度で素子分離領域の幅が決ま
る従来法に比べて、例えば膜厚を1μｍ以下に制
御して素子分離領域の幅を極めて狭いものとする
ことができ、従つてCMOS半導体装置の高密度
集積化が図られる。また素子分離が安定な熱酸化
膜で行われるため、信頼性、電気的特性に優れた
CMOS半導体装置が得られる。更に、ｐ、ｎの
素子形成領域は、選択拡散によりｐウエルあるい
はｎウエルを形成する従来法と異なり、複雑なマ
スク合せ工程を要せず自己整合的に形成される。
また、凹部２３をｐ型層２１2の厚みより深く形
成することにより、素子分離領域の熱酸化膜２４
が深くなり、ラツチアツプ現象は確実に防止され
ることになる。又、凹部２３の側壁にのみ絶縁膜
２４が形成されているため、エピタキシヤル成長
時に凹部の底面全体から結晶化が進み、均質な単
結晶半導体層を埋込む事が出来、バルクに近い素
子特性を得る事ができる。
なおこの実施例の場合、通常のエピタキシヤル
成長を用いたが、選択エピタキシヤル成長技術を
利用してもよい。また形成されるｎ型シリコン層
２５は特に熱酸化膜２４に接する部分で結晶性が
劣つていることが懸念されるが、後の素子形成で
の熱工程でアニールされ、十分良質の結晶となる
ので問題はない。素子形成工程での熱処理ではア
ニール効果が十分でない場合には、レーザアニー
ル、電子ビームアニールあるいは熱アニールなど
の単結晶化処理工程を別に付加することも有効で
ある。またこのような単結晶化処理工程を付加す
るならば、ｎ型シリコン層２５をエピタキシヤル
成長法によらず、多結晶層あるいは非晶質層の状
態で堆積形成してもよい。
成長を用いたが、選択エピタキシヤル成長技術を
利用してもよい。また形成されるｎ型シリコン層
２５は特に熱酸化膜２４に接する部分で結晶性が
劣つていることが懸念されるが、後の素子形成で
の熱工程でアニールされ、十分良質の結晶となる
ので問題はない。素子形成工程での熱処理ではア
ニール効果が十分でない場合には、レーザアニー
ル、電子ビームアニールあるいは熱アニールなど
の単結晶化処理工程を別に付加することも有効で
ある。またこのような単結晶化処理工程を付加す
るならば、ｎ型シリコン層２５をエピタキシヤル
成長法によらず、多結晶層あるいは非晶質層の状
態で堆積形成してもよい。
また上記実施例においては、ｎ型基板にｐ型層
をエピタキシヤル成長させたウエハを用いたが、
ｐ型層は拡散層であつてもよいし、各層の導電型
を実施例とは逆にしてもよいことは勿論である。
をエピタキシヤル成長させたウエハを用いたが、
ｐ型層は拡散層であつてもよいし、各層の導電型
を実施例とは逆にしてもよいことは勿論である。
次に本発明の別の実施例を、第３図を用いて説
明する。ｎ型シリコンウエハ３１を用いてその表
面に熱酸化膜３２を形成し、写真食刻工程により
形成したレジストマスク３３を用いて熱酸化膜３
２をエツチングした後、RIEによりシリコンウエ
ハ３１を深さ約5μｍエツチングして急峻な側壁
をもつ凹部３４を形成し、次いで形成された凹部
３４の底にp+層３５をホウ素のイオン打ち込み
工程により形成するａ。レジストマスク３３を除
去後、シリコンウエハ３１の表面に、約5000Å厚
の熱酸化膜３６を形成するｂ。このとき凹部３４
以外の領域の熱酸化膜３２′はより膜厚が厚くな
る。ついで、ウエハ全面にホウ素を高濃度に含ん
だ多結晶シリコン膜３７をCVDで形成し、1000
℃の熱処理を加え、多結晶シリコン膜３７中のホ
ウ素を、熱酸化膜３６中に拡散させるｃ。この工
程により、多結晶シリコン膜３７の表面に酸化膜
３８が形成されるが、この後酸化膜３８及び多結
晶シリコン膜３７をエツチングにより除去する。
ついで、CF4とH2の雰囲気でRIEをおこない、熱
酸化膜5000Åを除去する。RIEでエツチングした
場合、エツチングは基板表面に垂直方向に進むの
で、凹部３４の側壁にある熱酸化膜３６はエツチ
ングされずに残り、また、凹部３４以外の領域で
も厚さ約5000Åに相当する分がエツチングされる
が、2000〜3000Åの熱酸化膜３２′がエツチング
されずに残つて、凹部３４の底面のウエハ面を露
出させた状態から得られるｄ。次にウエハ全面に
ｐ型のシリコン層３９をエピタキシヤル成長させ
るｅ。このとき、シリコン層３９は熱酸化膜３
２′，３６上では、多結晶シリコンとなるが、シ
リコンウエハ３１が露出した凹部３４内では単結
晶層となる。次に全面に流動性被膜であるレジス
ト膜４０を塗布して表面を平坦化するｆ。この場
合、エピタキシヤルで形成したシリコン層、３９
の表面は約5μｍの段差があるため、まず通常の
写真食刻工程で凹部３４上に選択的にレジスト膜
を埋めこんだ後に、もう一度全面にレジスト膜を
塗布すれば、確実に表面が平坦化される。つい
で、レジスト膜４０とシリコン層３９のエツチン
グ速度が同一になる条件で、レジスト膜４０およ
びシリコン層３９を均一エツチングすると、凹部
３４に平坦にシリコン層３９が埋め込まれるｇ。
そしてシリコンウエハ３１の表面の一部に残され
ている熱酸化膜３２′をエツチングして除去する
と、シリコンウエハ３１の一部に、ウエハと逆導
電型のシリコン層３９が埋めこまれ、かつその周
囲を厚さ約5000Åの熱酸化膜３６がとり囲み、底
部にウエハ３１と逆導電型のp+層３５が埋め込
まれた状態が得られるｉ。次にこのウエハの表面
を例えばレーザーによりアニールすると、シリコ
ン層３９は熱酸化膜３６に接する部分まで単結晶
化され、同時に熱酸化膜３６中に拡散されていた
ホウ素が単結晶化したシリコン層３９中へ拡散す
る。この拡散されたホウ素は素子分離のための熱
酸化膜３６の厚さが非常に薄いため隣接領域の電
位の影響を受けて埋めこまれたシリコン層３９の
側壁周囲が反転するのを防止する。この後は先の
実施例と同様、ｐ、ｎ各領域にそれぞれｎチヤネ
ル、ｐチヤネルMOSトランジスタを形成して、
CMOS半導体装置が得られる。
明する。ｎ型シリコンウエハ３１を用いてその表
面に熱酸化膜３２を形成し、写真食刻工程により
形成したレジストマスク３３を用いて熱酸化膜３
２をエツチングした後、RIEによりシリコンウエ
ハ３１を深さ約5μｍエツチングして急峻な側壁
をもつ凹部３４を形成し、次いで形成された凹部
３４の底にp+層３５をホウ素のイオン打ち込み
工程により形成するａ。レジストマスク３３を除
去後、シリコンウエハ３１の表面に、約5000Å厚
の熱酸化膜３６を形成するｂ。このとき凹部３４
以外の領域の熱酸化膜３２′はより膜厚が厚くな
る。ついで、ウエハ全面にホウ素を高濃度に含ん
だ多結晶シリコン膜３７をCVDで形成し、1000
℃の熱処理を加え、多結晶シリコン膜３７中のホ
ウ素を、熱酸化膜３６中に拡散させるｃ。この工
程により、多結晶シリコン膜３７の表面に酸化膜
３８が形成されるが、この後酸化膜３８及び多結
晶シリコン膜３７をエツチングにより除去する。
ついで、CF4とH2の雰囲気でRIEをおこない、熱
酸化膜5000Åを除去する。RIEでエツチングした
場合、エツチングは基板表面に垂直方向に進むの
で、凹部３４の側壁にある熱酸化膜３６はエツチ
ングされずに残り、また、凹部３４以外の領域で
も厚さ約5000Åに相当する分がエツチングされる
が、2000〜3000Åの熱酸化膜３２′がエツチング
されずに残つて、凹部３４の底面のウエハ面を露
出させた状態から得られるｄ。次にウエハ全面に
ｐ型のシリコン層３９をエピタキシヤル成長させ
るｅ。このとき、シリコン層３９は熱酸化膜３
２′，３６上では、多結晶シリコンとなるが、シ
リコンウエハ３１が露出した凹部３４内では単結
晶層となる。次に全面に流動性被膜であるレジス
ト膜４０を塗布して表面を平坦化するｆ。この場
合、エピタキシヤルで形成したシリコン層、３９
の表面は約5μｍの段差があるため、まず通常の
写真食刻工程で凹部３４上に選択的にレジスト膜
を埋めこんだ後に、もう一度全面にレジスト膜を
塗布すれば、確実に表面が平坦化される。つい
で、レジスト膜４０とシリコン層３９のエツチン
グ速度が同一になる条件で、レジスト膜４０およ
びシリコン層３９を均一エツチングすると、凹部
３４に平坦にシリコン層３９が埋め込まれるｇ。
そしてシリコンウエハ３１の表面の一部に残され
ている熱酸化膜３２′をエツチングして除去する
と、シリコンウエハ３１の一部に、ウエハと逆導
電型のシリコン層３９が埋めこまれ、かつその周
囲を厚さ約5000Åの熱酸化膜３６がとり囲み、底
部にウエハ３１と逆導電型のp+層３５が埋め込
まれた状態が得られるｉ。次にこのウエハの表面
を例えばレーザーによりアニールすると、シリコ
ン層３９は熱酸化膜３６に接する部分まで単結晶
化され、同時に熱酸化膜３６中に拡散されていた
ホウ素が単結晶化したシリコン層３９中へ拡散す
る。この拡散されたホウ素は素子分離のための熱
酸化膜３６の厚さが非常に薄いため隣接領域の電
位の影響を受けて埋めこまれたシリコン層３９の
側壁周囲が反転するのを防止する。この後は先の
実施例と同様、ｐ、ｎ各領域にそれぞれｎチヤネ
ル、ｐチヤネルMOSトランジスタを形成して、
CMOS半導体装置が得られる。
この実施例によつても、先の実施例と同様、素
子分離領域の占有面積を小さくして高密度集積化
した、信頼性および電気的特性に優れたCMOS
半導体装置が得られる。またこの実施例によれ
ば、素子分離用の熱酸化膜３６に予め不純物を拡
散させておくことによつて凹部３４に埋め込まれ
たシリコン層３９の周囲が薄い熱酸化膜３６を介
して隣接素子の電位の影響で反転するのを防止し
ており、安定した特性が得られる。また凹部３４
の底にp+層３５を埋め込んでいるため、ラツチ
アツプ現象の抑制効果が大きい。
子分離領域の占有面積を小さくして高密度集積化
した、信頼性および電気的特性に優れたCMOS
半導体装置が得られる。またこの実施例によれ
ば、素子分離用の熱酸化膜３６に予め不純物を拡
散させておくことによつて凹部３４に埋め込まれ
たシリコン層３９の周囲が薄い熱酸化膜３６を介
して隣接素子の電位の影響で反転するのを防止し
ており、安定した特性が得られる。また凹部３４
の底にp+層３５を埋め込んでいるため、ラツチ
アツプ現象の抑制効果が大きい。
なお、素子分離用の熱酸化膜３６に不純物を入
れておくための方法として、多結晶シリコン膜か
らの拡散でなく、斜め方向のイオン打ち込みを利
用してもよい。またシリコン層を凹部に平坦に埋
め込む工程では、第３図ｅの状態でシリコン層３
９の凹部３４上の単結晶部分とそれ以外の多結晶
部分のエツチング速度差を利用して、予めエツチ
ングにより段差を小さくしてから、次の平坦化膜
の形成を行うようにしてもよい。
れておくための方法として、多結晶シリコン膜か
らの拡散でなく、斜め方向のイオン打ち込みを利
用してもよい。またシリコン層を凹部に平坦に埋
め込む工程では、第３図ｅの状態でシリコン層３
９の凹部３４上の単結晶部分とそれ以外の多結晶
部分のエツチング速度差を利用して、予めエツチ
ングにより段差を小さくしてから、次の平坦化膜
の形成を行うようにしてもよい。
第４図はこの様に形成したデバイス構成例であ
る。第４図ａはCMOSの平面図、ｂはその回路
図を示している。便宜上、第２図と同符号を付し
てある。図において、ｐ型層２１2に作られたｎ
チヤネルMOSトランジスタＴと、ｎ型シリコン
層２５に作られたｐチヤネルMOSトランジスタ
T2とでCMOSを構成している。若し、先述エツ
チング形成した凹部表面を絶縁膜で覆い、マスク
合わせして底面の絶縁膜の一部を除去した場合、
エピタキシヤル成長しても凹部内を均質な単結晶
で埋め尽くす事は難しいし、成長面は凹部のへり
で大きな窪みが生じてしまう。この様なシリコン
層に形成したMOSトランジスタはへりの部分で
しきい値が低下する。従つて上記の様に例えば
CMOS回路を組んだ場合、ロード側トランジス
タT1でリークが生じ消費電力が増大するという
問題がある。然しながら本発明では平坦に単結晶
半導体層を埋め込んだ様にしている為、配線の断
線が防止できると共に特性上の劣化が生じないと
いう副次的効果もある。本発明はCMOS半導体
装置に限られるものではなく、通常のｐチヤネル
MOS、ｎチヤネルMOSは勿論、バイポーラトラ
ンジスタ回路、I2L回路等を集積形成する場合に
も有用である。また、素子分離用として凹部側壁
に形成する絶縁膜として、熱酸化膜の他に、直接
窒化による熱窒化膜、CVDによる酸化膜や窒化
膜等を用いても、従来法に比べれば十分制御性よ
く微小な素子分離領域を形成することができる。
又、凹部の側壁に絶縁膜を形成する方法も、ウエ
ハーを傾けて絶縁膜を斜めから蒸着する等、種々
の方法が適用できる。
る。第４図ａはCMOSの平面図、ｂはその回路
図を示している。便宜上、第２図と同符号を付し
てある。図において、ｐ型層２１2に作られたｎ
チヤネルMOSトランジスタＴと、ｎ型シリコン
層２５に作られたｐチヤネルMOSトランジスタ
T2とでCMOSを構成している。若し、先述エツ
チング形成した凹部表面を絶縁膜で覆い、マスク
合わせして底面の絶縁膜の一部を除去した場合、
エピタキシヤル成長しても凹部内を均質な単結晶
で埋め尽くす事は難しいし、成長面は凹部のへり
で大きな窪みが生じてしまう。この様なシリコン
層に形成したMOSトランジスタはへりの部分で
しきい値が低下する。従つて上記の様に例えば
CMOS回路を組んだ場合、ロード側トランジス
タT1でリークが生じ消費電力が増大するという
問題がある。然しながら本発明では平坦に単結晶
半導体層を埋め込んだ様にしている為、配線の断
線が防止できると共に特性上の劣化が生じないと
いう副次的効果もある。本発明はCMOS半導体
装置に限られるものではなく、通常のｐチヤネル
MOS、ｎチヤネルMOSは勿論、バイポーラトラ
ンジスタ回路、I2L回路等を集積形成する場合に
も有用である。また、素子分離用として凹部側壁
に形成する絶縁膜として、熱酸化膜の他に、直接
窒化による熱窒化膜、CVDによる酸化膜や窒化
膜等を用いても、従来法に比べれば十分制御性よ
く微小な素子分離領域を形成することができる。
又、凹部の側壁に絶縁膜を形成する方法も、ウエ
ハーを傾けて絶縁膜を斜めから蒸着する等、種々
の方法が適用できる。
第１図ａ〜ｄは従来のCMOS製造工程を説明
するための図、第２図ａ〜ｆは本発明の一実施例
のCMOS製造工程を説明するための図、第３図
ａ〜ｈは別の実施例のCMOS製造工程を説明す
るための図、第４図ａ，ｂは本発明の実施例を説
明する平面図及び回路図である。 ２１……シリコンウエハ、２１1……ｎ型シリ
コン基板、２１2……ｐ型層、２２……レジスト
マスク、２３……凹部、２４……熱酸化膜（素子
分離用絶縁膜）、２５……ｎ型シリコン層、２６
……レジスト膜（平坦化膜）、３１……ｎ型シリ
コンウエハ、３２，３２′……熱酸化膜、３３…
…レジストマスク、３４……凹部、３５……p+
層、３６……熱酸化膜（素子分離用絶縁膜）、３
７……多結晶シリコン膜、３８……熱酸化膜、３
９……ｐ型シリコン層、４０……レジスト膜。
するための図、第２図ａ〜ｆは本発明の一実施例
のCMOS製造工程を説明するための図、第３図
ａ〜ｈは別の実施例のCMOS製造工程を説明す
るための図、第４図ａ，ｂは本発明の実施例を説
明する平面図及び回路図である。 ２１……シリコンウエハ、２１1……ｎ型シリ
コン基板、２１2……ｐ型層、２２……レジスト
マスク、２３……凹部、２４……熱酸化膜（素子
分離用絶縁膜）、２５……ｎ型シリコン層、２６
……レジスト膜（平坦化膜）、３１……ｎ型シリ
コンウエハ、３２，３２′……熱酸化膜、３３…
…レジストマスク、３４……凹部、３５……p+
層、３６……熱酸化膜（素子分離用絶縁膜）、３
７……多結晶シリコン膜、３８……熱酸化膜、３
９……ｐ型シリコン層、４０……レジスト膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体ウエハの所定の素子形成領域に凹部を
形成する工程と、この凹部の側壁のみ絶縁膜でお
おう工程と、この凹部に平坦に単結晶半導体層を
埋め込む工程と、絶縁膜で区分された各半導体領
域に素子を形成する工程とを備えたことを特徴と
する半導体装置の製造方法。 ２ 前記半導体ウエハは第１導電型半導体基板全
面に第２導電型半導体層を形成したものであり、
前記凹部は少くとも前記第１導電型半導体基板に
達する深さに形成し、前記凹部に埋め込む半導体
層は第１導電型であつて、前記絶縁膜で区分され
た第１および第２導電型半導体領域にそれぞれ異
なる導電チヤンネルのMOSトランジスタを形成
する特許請求の範囲第１項記載の半導体装置の製
造方法。 ３ 前記半導体ウエハは第１導電型であり、前記
凹部に埋め込む半導体層は第２導電型であつて、
前記絶縁膜で区分された第１および第２導電型半
導体領域にそれぞれ異なる導電チヤネルのMOS
トランジスタを形成する特許請求の範囲第１項の
記載の半導体装置の製造方法。 ４ 前記凹部の側壁のみ絶縁膜でおおう工程は、
凹部が形成された半導体ウエハ全面に熱酸化膜を
形成し、異方性ドライエツチングによりこの熱酸
化膜を凹部側壁にのみ残して除去するものである
特許請求の範囲第１項記載の半導体装置の製造方
法。 ５ 前記半導体ウエハに凹部を形成する工程は、
予めウエハ全面に熱酸化膜を形成してその上にレ
ジストマスクを形成し、このレジストマスクを用
いて熱酸化膜をエツチングし露出した半導体ウエ
ハ表面をエツチングするものであり、形成された
凹部の側壁のみ絶縁膜でおおう工程は、レジスト
マスクを除去した後、再度ウエハ全面に熱酸化膜
を形成した後、その上に不純物を含む多結晶半導
体膜を堆積してその不純物を熱酸化膜に拡散さ
せ、その後この多結晶半導体を除去して異方性ド
ライエツチングにより前記熱酸化膜を半導体ウエ
ハ表面と共に凹部の側壁のみ残してエツチングす
るものである特許請求の範囲第１項記載の半導体
装置の製造方法。 ６ 前記凹部に半導体層を埋め込む工程は、凹部
が形成された半導体ウエハ全面に凹部の深さより
厚く半導体層をエピタキシヤル成長させるかまた
は堆積し、その上に表面が平坦になるように平坦
化膜を堆積した後、これら平坦化膜と半導体層を
両者のエツチング速度が略等しいエツチング条件
で全面エツチングするものである特許請求の範囲
第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57075831A JPS58192346A (ja) | 1982-05-06 | 1982-05-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57075831A JPS58192346A (ja) | 1982-05-06 | 1982-05-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58192346A JPS58192346A (ja) | 1983-11-09 |
| JPH0348656B2 true JPH0348656B2 (ja) | 1991-07-25 |
Family
ID=13587521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57075831A Granted JPS58192346A (ja) | 1982-05-06 | 1982-05-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58192346A (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2547954B1 (fr) * | 1983-06-21 | 1985-10-25 | Efcis | Procede de fabrication de composants semi-conducteurs isoles dans une plaquette semi-conductrice |
| JPS60107844A (ja) * | 1983-11-16 | 1985-06-13 | Nippon Precision Saakitsutsu Kk | 半導体装置の製造方法 |
| JPH0669064B2 (ja) * | 1984-03-23 | 1994-08-31 | 日本電気株式会社 | 半導体装置の素子分離方法 |
| US4528047A (en) * | 1984-06-25 | 1985-07-09 | International Business Machines Corporation | Method for forming a void free isolation structure utilizing etch and refill techniques |
| US4526631A (en) * | 1984-06-25 | 1985-07-02 | International Business Machines Corporation | Method for forming a void free isolation pattern utilizing etch and refill techniques |
| JPS6122645A (ja) * | 1984-06-26 | 1986-01-31 | Nec Corp | 半導体デバイス用基板およびその製造方法 |
| JPS61128555A (ja) * | 1984-11-27 | 1986-06-16 | Mitsubishi Electric Corp | 半導体装置 |
| US4556585A (en) * | 1985-01-28 | 1985-12-03 | International Business Machines Corporation | Vertically isolated complementary transistors |
| JPH079974B2 (ja) * | 1985-10-15 | 1995-02-01 | 日本電気株式会社 | 相補型半導体装置の製造方法 |
| KR880005690A (ko) * | 1986-10-06 | 1988-06-30 | 넬손 스톤 | 선택적인 에피켁샬층을 사용한 BiCMOS 제조방법 |
| US4929570A (en) * | 1986-10-06 | 1990-05-29 | National Semiconductor Corporation | Selective epitaxy BiCMOS process |
| NL8801981A (nl) * | 1988-08-09 | 1990-03-01 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
| JPH0282551A (ja) * | 1988-09-19 | 1990-03-23 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US5250461A (en) * | 1991-05-17 | 1993-10-05 | Delco Electronics Corporation | Method for dielectrically isolating integrated circuits using doped oxide sidewalls |
| KR100485170B1 (ko) * | 2002-12-05 | 2005-04-22 | 동부아남반도체 주식회사 | 반도체 소자 및 이의 제조 방법 |
-
1982
- 1982-05-06 JP JP57075831A patent/JPS58192346A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58192346A (ja) | 1983-11-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6465842B2 (en) | MIS semiconductor device and method of fabricating the same | |
| JP3157357B2 (ja) | 半導体装置 | |
| US8101475B2 (en) | Field effect transistor and method for manufacturing the same | |
| US4980306A (en) | Method of making a CMOS device with trench isolation device | |
| JPH0355984B2 (ja) | ||
| EP0097703A1 (en) | Process for forming a cmos integrated circuit structure | |
| JPH0797625B2 (ja) | 半導体記憶装置 | |
| JPH0348656B2 (ja) | ||
| US5872044A (en) | Late process method for trench isolation | |
| US6271064B2 (en) | Thin film transistor and method of manufacturing the same | |
| US4144098A (en) | P+ Buried layer for I2 L isolation by ion implantation | |
| JPS62104051A (ja) | 集積回路のアイソレ−シヨン構造およびその形成方法 | |
| JPH01130542A (ja) | 素子間分離領域を有する半導体装置の製造方法 | |
| US5593928A (en) | Method of making a semiconductor device having floating source and drain regions | |
| JPH0974189A (ja) | 半導体装置の製造方法 | |
| JP3060948B2 (ja) | 半導体装置の製造方法 | |
| JP2001244324A (ja) | 半導体装置の製造方法 | |
| JPS63314870A (ja) | 絶縁ゲ−ト電界効果トランジスタおよびその製造方法 | |
| JPH04294585A (ja) | 縦型ｍｏｓ半導体装置の製造方法 | |
| JPS6238869B2 (ja) | ||
| KR100295687B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR100743652B1 (ko) | Ｓｏｉ 소자의 제조방법 | |
| KR100209765B1 (ko) | 바이모스 제조방법 | |
| JPS5846647A (ja) | 半導体装置の製造方法 | |
| KR100211981B1 (ko) | 바이폴라 트랜지스터의 컬렉터 형성방법 |